Устройство для обмена данными в распределенной вычислительной системе

 

Изобретение относится к вычислительной технике и может найти применение при построении высокопроизводительных вычислительных систем, векторных, матричных и конвейерных процессоров. Цель изобретения - расширение области применения за счет обеспечения возможности обмена информацией в матричной распределенной вычислительной системе по двум направлениям. Для этого в устройство дополнительно введены блок 2 выбора канала, мультиплексор 7 и демультиплексор 9. Введение указанных элементов и порожденных ими связей позволяет организовать вертикальный и горизонтальный конвейеры в матричной вычислительной системе, что в сочетании с циклической организацией данных конвейеров позволяет обеспечить эффективный, в смысле аппаратурных затрат, обмен данными между всеми элементами матричной вычислительной системы. 7 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУ6ЛИК щ)р С 06 F 13/00, 15/16

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСНОМУ СВИДЕТЕЛЬС ГВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗО6РЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21).4436998/24-24 (22) 06,06.88 (46) 23.07.90. Бюл. № 27 (72) В.А.Мельников, В.С.Харченко, С.Б.Кальченко, Г.Н.Тимонькин, С.Н.Тка— ченко и С.В.Терещенков (53) 681.325(088.8) (56) Авторское свидетельство СССР. №. 1193675, кл. G 06 F 9/22, 1985.

Авторское свидетельство СССР № 1325477, кл. 0 06 F 9/22, 1986. (54) УСТРОЙСТВО ДЛЯ ОБК :НА ДАННЫМИ

В РАСПРЕДЕЛЕННОЙ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕNE (57) Изобретение относится к вычислительной технике и может найти при-! менение при построении высокопроизводительных вычислительных систем, векторных, матричных и конвейерных

„.80„„1580З82 А1 процессоров. Цель изобретения — рас-,1 ширение области применения за счет обеспечения возможности обмена информацией в матричной распределенной вычислительной системе по двум направлениям. Для этого в устройство дополнительно введены блок 2 выбора канала, мультиплексор 7 и демультиплексор 9. Введение указанных элементов и порожденных ими связей позволяет организовать вертикальный и горизонтальный конвейеры в матричной вычислительной системе,что в сочетании с циклической организацией данных конвейеров позволяет обеспечить эффективный, в смысле аппаратурных затрат, обмен данными между всеми элементами матричной вычислительной системы. 7 ил.

1580382

30. Ф 6 И ш „- номер (код) модульного устройства — приемника 4 o1 Mam ;

m — номер (код) микропрограмм мы, которую должно выполнить устройство — приемник (начальный адрес микропрограммы);

Ф вЂ” знак сцепления.

В свою очередь где

ml . m t- шBY

45 где ш г и ш — соответственно коды адресов местоположения устройства в матрице однотипных устройств распределенной системы.

Каждому устройству, входящему в распределенную систему присваивается свой номер (идентификатор). Устройства, образующие систему, объединяются в двойную кольцевую систему по строке устройств системы и по столбцу устройств системы. Данная органиэация взаимодействия отдельных

55

Изобретение относится к вычислительной технике и может найти применение при построении высокопроизводительных вычислительных систем, муль типроцессоров с динамической архитектурой,микроконтроллеров с множествен. ным потоком команд управления при организации волновых, систолических, матричных и конвейерных процессов. 10

Целью изобретения является расширение области применения устройства за счет обеспечения возможности обмена информацией в матричной распределенной вычислительной системе по двум направлениям.

Микропрограмма, выполняемая устройством, состоит из двух подмножеств операционных микрокоманд (нанокоманд)

М и М, причем И 0 М =ф . Первый 20

1 тип нанокоманд (M. ) предназначен для

Ч управления операционным блоком. Во . время выполнения микропрограммы устройство может выдавать на аналогичное устройство нанокоманды второго 25 типа (И ), образующие подмножество нанокоманд передачи управления °

Формат нанокоманды передачи управления представляется в виде устройств системы позволяет организовать полный обмен между устройствами.

Нанокоманда передачи управления с

ij-ro устройства (i 1,m, j = 1,п, где m u n — - соответственно число устройств в матрице по горизонтали и вертикали) поступает на (i+1)j-е устройство, которое определяет, ему ли предназначена информация. Определение принадлежности информации происходит путем сравнения кода устройства — приемника информации в нанокоманде передачи управления с кодом— идентификатором устройства. При несовпадении этих кодов поступившая информация отправляется по горизонтали к (i+2)j-му устройству и так далее до совпадения кодов по горизонтали. При совпадении горизонтальных кодов информация "отправляется" по вертикальному кольцу до совпадения кодов.

При совпадении кодов и по горизонтали и по вертикали информация о ноI мере микропрограммы заносится в буферный запоминающий блок. В данный блок может заноситься управляющая информация как от устройств системы, так и от супервизорного блока (например, центрального процессора). 06работка информации из буферного запоминающего блока осуществляется по правилу: первым пришел — первым об-; служен (организация типа F1FO).

На фиг.1 представлена функциональная схема устройства для обмена данными в распределенной вычислительной системе; на фиг.2 — функциональная схема блока выбора канала (БВК); на фиг.3 — функциональная схема буферного запоминающего блока; на фиг.4 — функциональная схема блока синхронизации. (БС); на фиг.5 — функциональная схема мультиплексора логических условий; на фиг.б — форматы микрокоманд, хранимых в блоке памяти микрокоманд> на фиг.7 — пример организации распределенной управляющей системы, построенной на основе однотипных устройств. . Устройство для обмена данными в распределенной вычислительной системе (фиг.1) содержит блок 1 памяти микрокоманд, блок 2 выбора канала, буферный запоминающий блок 3, блок 4 синхронизации с выходами 4.1

4.5, регистр 5 адреса, регистр 6

0382

5 158 микрокоманд с полями кода проверяе,мого логического условия 6.1, модифицируемого разряда адреса 6.2 с полем немодифицируемых разрядов адреса 6. 3, операционным полем 6. 4, а также с полями признака передачи управления

6.5 и признака конца микропрограммы 6.6, мультиплексор 7, мультиплексор 8 логических условий, демультиплексор 9,. коммутатор 10 адреса, вход логических условий 11 устройства, первый 12, второй 13 и третий 14 информационные входы устройства, управляющий вход 15 устройства, операционный выход 16.1 устройства, второй выход 16.2 демультиплексора, первый 17 и второй 18 информационные выходы устройства.

Кроме того, устройство содержит .(фиг.1) третий информационный 19 и управляющий 19.1 выходы блока 2 выбора канала, информационный 20 и управляющий 21 вь ходы буферного запоминающего блока.

Блок 2 выбора канала (фиг.2) содержит первый 22, второй 23 и третий

24 буферные запоминающие блоки, блок

25 памяти константы с полями 25.1 .и

25.2, определяющими составной код местоположения устройства для обмена данными в распределенной системе по горизонтали и вертикали, демультиплексор 26, регистр 27 команд, счетчик 28, блок 29 элементов ИЛИ, первый 30 и второй 31 дешифраторы, первую 32 и вторую 33 схемы сравнения, элемент И 34, элемент ИЛИ 35 и элемент 36 задержки ° Кроме того,устройство содержит (фиг.2) управляющие входы 37-39 соответствующих буферных запоминающих блоков 22-24.

Буферный запоминающий блок 3 и первый-третий буферные запоминающие блоки блока 2 выбора канала (фиг.3) содержат блок регистров 40.1-40.N (где N — - глубина очереди), блок информационных коммутаторов 4 1 ° 1-41,Nпервый 42 и второй И 43 блоки элементов, блок синхронизирующих коммутаторов 44.1-44.N, третий блок элементов И 45.1-45.N-1, элемент И 46, блок элементов ИЛИ 47.1-47.N,- одновибратор 48 и синхронизирующий вход 49.

Блок 4 синхронизации (фиг.4) содержит триггер 50 запуска, генератор

51 тактовых импульсов, счетчик 52, дешифратор 53, первый 54 и второй 55 элементы И, Мультиплексор 8 логических условий (фнг.5) содержит мультиплексор

56 и элемент HJ_#_ 57.

5

Назначение основных блоков и эле- ментов устройства заключается в следующем.

Блок 1 памяти микрокоманд предназначен для хранения множества микрокоманд M = M> fl M g.

Блок 2 выбора канала предназначен для анализа поступившей информации с целью определения направления дальнейшей передачи в одном из трех направлений: на обработку данному устройству, для транзитной передачи в кольце устройств передачи по горизонтали, для транзитной передачи в кольце устройств по вертикали.

20 Буферный запоминающий блок 3 предназначен для хранения кодов (номеров) микропрограмм, поступивших для обслуживания данным устройством.

Блок 4 синхронизации предназначен

25 для синхронизации работы устройства.

Мультиплексор 7 предназначен для коммутации поступивших на обслуживание запросов от супервизорного устройства или от одного из двух

3Q направлений (горизонтального или вертикального).. демультиплексор 9 предназначен для. коммутации нанокоманды для управления операционным блоком и для выдачи нанокоманды передачи управления.

Назначение основных элементов блока выбора канала (фиг.2) заключается в следующем.

Первый-третий буферные запоминаю4О щие блоки 22-24 предназначены для временного хранения поступивших для анализа сообщений от собственного устройства. и от соседних слева и снизу модульных устройств матрицы, обра45 зующих соответственно горизонтальный и вертикальный конвейеры (фиг.7).

Блок 25 памяти константы предназначен для хранения кода, идентифицирующего местоположение устройства в матрице устройств для обмена данными. в распределенной вычислительной системе.

Блок элементов ИЛИ 29 предназначен для хранения передачи хранимых в блоках 22-24 сообщений для их анализа принадлежности информации на первой

32 и второй 33 схемах сравнения.

Счетчик 28, дешифратор 30 и элемент И 34 предназначены для органи1580382

7 зации опроса и считывания информации из буферных запоминающих блоков

22-24.

Демультиплексор 26 предназначен для коммутации сообщения после его анализа из трех направлений: либо собственному устройству, либо в горизонтальный, либо вертикальный конвейеры.

Регистр 27 команд и элемент 36 задержки предназначены для. синхронной выдачи команд в одно из трех направлений передачи информации.

Устройство для. обмена данными в

I . распределенной вычислительной си- . стеме может функционировать в двух режимах: в режиме реализации собственных микропрограмм или в режиме приема и обработки команд.

Перед началом работы элементы памяти устройства находятся в нулевом состоянии (за исключением разряда регистра 6 микрокоманд, поле 6.6 которого определяет признак конца микропрограммы (фиг.1). 25 . Микропрограммное устройство начинает работу путем подачи импульсов запуска, на управляющий вход 15 устройства. Первым импульсом „ триггер 50 запуска блока 4 синхрониза. ции (фиг.4) устанавливается в единичное состояние. Генератор 51 начинает вырабатывать тактовые импульсы, которые поступают на счетный вход счетчика 52 и V-вход дешифратора .53. На выходах дешифратора 53 синхроимпуль35 сы поступают на выход 4.1 блока 4 синхронизации и подаются на синхровход регистра 5 адреса. С второго выхода дешифратора 53 синхроимпульсы

С поступают на вход элемента И 55, закрытого нулевым сигналом с управляющего выхода 21 буферного запоминающего блока 3 (фиг.1, 3 и 4). С третьего выхода дешифратора 53 синхро- 45 импульсы поступают на вход закрыф того единичным сигналом на выходе поля 6.6 регистра 6 микрокоманд элемента И 54. С четвертого выхода дешифратора 53 синхроимпульсы q< проходят на выход 4.3 блока 4 синхронизации и далее на синхровход блока 2 выбора канала. Синхроимпульсы с пя-того выхода,дешифратора 53 проходят на выход 4.4 блока 4 синхронизации и далее на второй вход синхронизации блока 2 выбора канала и вход синхронизации буферного запоминающего блока -3 (фиг.1). Кроме того, синхроимпульсы ь переводят в нулевое состояние триггер 50. С приходом очередного импульса запуска с на вход

15 цикл работы блока 4 синхронизации повторяется.

Устройство в режиме реализации собственных микропрограмм начинает работать прн-поступлении кода операции с входа 14 на информационный вход мультиплексора 7 (фиг.1), на управляющем входе которого находится нулевой потенциал. Этот сигнал поступает с выхода 19.1 блока 2 выбора канала, элементы памяти которого находятся в нулевом состоянии (фиг.2). Код операции с входа 14 поступает на информационный вход буферного запоминающего блока 3 и на вход блока коммутаторов 4 1 1-41.N-1, а также на вход блока элементов И 42. Одновременно единичный сигнал с входа 49, ичформационного входа буферного запоминающего блока 3 устанавливается на входах коммутаторов 44.1-44.N u закрывает элементы И 45.1-45..N-1 и элемент И 46. Нулевые потенциалы с выходов элементов И 45.1-45.N-1 запирают коммутаторы 44.1-44.N-1. Таким образом, при поступлении первого синхроимпульса с выхода 4.4 блока 4 синхронизации последний проходит через открытый коммутатор 44.N на вход синхронизации регистра 40.N. При этом код операции заносится в регистр

4О.N, на информационные входы которого он проходит через открытый нулевым сигналом на выходе одновибратора 48 коммутатор 41.N-1 . В результате на выходе элемента ИЛИ 47.N появляется единичный сигнал, который устанавливается на входах элементов И 45.1-45.N-1, открывает элемент

И 46 и проходит на выход 21 буферного запоминающего блока 3.

С выхода 21 буферного запоминающего блока 3 (фиг.1) единичный сигнал проходит на вход блока 4 синхронизации (фиг.4) и открывает элемент И 55 для прохождения синхроимпульсов с второго выхода дешифратора 53 на выход 4.5 блока 4 синхронизации. Единичный сигнал с выхода поля 6.6 регистра 6 проходит через открытый элемент И 46 (фиг.3) и открывает блок элементов И 43. При этом код операции с выходов регистра 40.N проходит через блок элементов И 43 на выход 20 буферного запоминающего блока 3. С

1580382

x g =0(go(y 0(зе ° е d(y

+ ...+ х„ z1,, 9 выхода 20 буферного запоминающего блока 3 код операции проходит через открытый единичным сигналом в поле

6.6 регистра 6 микрокоманд коммута-. тор !0 адреса на вход регистра 5 адреса (фиг.1). По синхроимпульсу С с выхода 4.1 блока 4 синхронизации код операции заносится в регистр 5 адреса. Начальный адрес микропрограммы с выхода регистра 5 адреса проходит на адресные входы блока 1 памяти микрокоманд. На выходах блока

1 памяти микрокоманд формируется первая микрокоманда. По синхроимпульсу с выхода 4.5 блока 4 синхронизации обнуляется. регистр 6 микрокоманд. В результате единичный сигнал с выхода поля 6.6 регистра 6 микрокоманд снимается. При этом от. крывается элемент И 54 (фиг.4) и синхроимпульсы 3 + проходят на выход

4.2 блока 4 синхронизации. Кроме того закрывается элемент И 46 и на выходе одновибратора 48 (фиг.3) формируется единичный импульс. Этим . сигналом запирается блок элементов

И 42 и блок коммутаторов 4 1.1-41.N-1 по информационному входу буферного запоминающего блока 3, открывается блок коммутаторов 41.1-41.N-1 по выходам соответствующих регистров

40.i (i = 1,N) и через открытый блок коммутаторов 44 ° 1-44,N синхронизируются регистры 40,1-40.N. В результате происходит сдвиг информации на один регистр в буферном запоминающем блоке 3. По первому синхроимпульсу Я, с выхода 4.2 блока синхронизации микрокоманда формата А (фиг.б) заносится в регистр 6 микрокоманд.

Поля 6.1-6.3 регистра 6 микрокоманд формируют адрес очередной микрокоманды с использованием мультиплексора 8 (фиг.5) логических условий. Мультиплексор 8 логических условий предназначен для формирования значения модифицируемого разряда адреса очередной микрокоманды и ре ализует логическую функцию вида у, х а+хаz +хзх2+ где у, — выходной сигнал мульти2 плексора 8 логических условий;!

О

Ю х1 конъюнкпияс О(е4 0(4 со ответствующая комбинации с выхода 6.1 кода логических условий, разрешающей прохождение модифицируемого адресного разряда без изменений; хг ((2 ° (4 кон ьюнкции соответствующие кодам, оп15 ределяющим прохождение на выход мультиплексора 8 одного из сигналов логических условии zfр z2> ° ° ° )z g c входа 11 логических условий

20 устройства.

Код проверяемого логического условия с выхода поля 6. 1 и модифицируемый разряд адреса с выхода поля

6.2 регистра 6 совместно с логически25 ми условиями на входе 11 модульного устройства поступают в мультиплексор

8 логических условий (если микрокоманда является микрокомандой ветвления). С выхода последнего модифициро30 ванный разряд адреса совместно с ад- t ресом на выходе поля 6.3 регистра б микрокоманд проходит через открытый нулевым сигналом на выходе полн 6.6 регистра б микрокоманд коммутатор 10

35 адреса на входы регистра 5 адреса.

Микрооперации с выходов поля 6.4 регистра 6 микрокоманд по нулевому сигналу в поле 6.5 регистра 6 микрокоманд проходят через демультиплек40 сор 9 и поступают на выход 16,1 микроопераций.

Далее после перезапуска синхроимпульсом по входу 15 устройства по

1 очередному синхроимпульсу адрес

45 очередной микрокоманды заносится в регистр 5 адреса и работа устройства повторяется. Если в процессе выполнения микропрограммы на вход 14 устройства поступают коды, операций, коM торые необходимо реализовать после выполнения текущей микропрограммы, то они записываются в порядке поступления в буферный запоминающий блок 3.

Первый код операции заносится в ре40 N ° Единичный сигнал с вы хода элемента ИЛИ 47.N проходит на выход 21 буферного запоминающего блока 3 (фиг.З), закрывает коммутатор

44,N и открывает элемент И 45.N-1, 11 158 на выходе которого формируется единичный сигнал. Этот сигнал открывает коммутатор 44,N-1.

При поступлении очередного кода операции на вход буферного запоминаю-" щего блока 3 по синхроимпульсу Фа последний заносится в регистр 40.N-1.

Остальные регистры буферного запоминающего блока 3 заполняются аналогично. Запись в регистр 40.i происходит при наличии единичных сигналов со всех элементов ИЛИ 47.i+1. — 47.N на входе элемента И 45.i и нулевого сигнала на выходе элемента ИЛИ 47. .

По окончании реализации микропрограммы в регистр 6 .микрокоманд заносится микрокомаяда формата В (фиг.б).

Единичный сигнал с выхода поля 6.6 регистра 6 микрокоманд переключает коммутатор 10 адреса на прием кода операции из буферного запоминающего блока 3, поступает на вход блока 4 синхронизации, запрещая формирование синхроимпульсов (на выходе 4.2 блока 4 синхронизации, и подается на вход считывания буферного запоминающего блока 3. При этом на информационном выходе 20 буферного запоминающего блока 3 формируется очередной код операции, который проходит через коммутатор 10 адреса на вход регистра 5 адреса. По очередному синхроимпульсу Р< на выходе 4.1 блока 4 синхронизации код операции. заносится в регистр 5 адреса и работа устройства продолжается аналогично.

Режим. приема и обработки команд реализуется в модульном устройстве при поступлении команд формата Д на входы 12 и 13 устройства и при записи в регистр 6 микрокоманд микрокоманды формата С (фиг.б). В последнем случае в поле 6.5 регистра б микрокоманд появляется единичный сигнал, который поступает на управляющий вход демультиплексора 9. При этом команда формата Д с выходов поля 6.4 регистра 6 микрокоманд проходит через демультиплексор 9 на выход 16.2 ,и поступает на одноименный вход блока 2 выбора канала. Команды формата

Д с входов 12 и 13 поступают на одноименные входы блока 2 выбора каналов. По синхроимпульсу Q с выхода

4.3 блока 4 синхронизации команды с входов 12 и 13-и выхода 16.2 демультиплексора 9 заносятся в соответствующие .буферные запоминающие блоки

0382

22-24 блока 2 выбора каналов (фиг.2).

Устройство и функционирование буферных запоминающих блоков 22-24 ана5 логично буферному запоминающему блоку 3 (фнг.3). В результате, на управляющих выходах соответствующих блоков 22-24 появляются единичные сигналы, которые формируют на выходе элемента ИЛИ 35 единичный потенциал.

Этот сигнал открывает элемент И 34.

Одновременно в соответствии с нулевым кодом на выходе счетчика 28 единичный сигнал .с выхода дешифратора 30 поступает на одноименный вход считывания буферного запоминающего блока 22.

Команда с информационных выходов буферного запоминающего блока 22 проходит через блок элементов ИЛИ 29 и

20 поступает на информационный вход демультиплексора 26. Кроме того, горизонтальная составляющая адреса команда формата Д (фиг.7) поступает на вход схемы 32 сравнения, на второй

25 вход которой поступает горизонталь ный адрес устройства с выхода поля

25.1, блока 25 памяти константы. Вертикальная составляющая поступает на вход схемы 33 сравнения, на второй вход которой подается вертикальный адрес устройства с выхода блока 25 памяти константы. Если оба адреса на схемах 32 и 33 сравнения совпали, то по сигналам на выходе дешифрато35 ра 31 демультиплексор 26 передает подкоманды на вход регистра 27 команд. Затем по задержанному элементом 36 задержки синхроимпульсу код команды заносится в поле регист40 ра 27 команд. Если совпадение происходит только по схеме 32 сравнения, то по сигналам дешнфратора 31 демультиплексор 26 передает код команды на вход регистра 27 команд, который заносится в поле регистра 27 команд. Если совпадение происходит только на схеме 33 сравнения, то команда заносится в поле регистра 27 команд. Если совпадения адресов на схемах 32 и 33 сравнения не происходит,то код команды заносится в поле регистра 27 команд. Далее коды команд с выходов полей регистра 27 команд проходят на выходы 17 и 18 модуля соответственно. Коды команд с выхода, поля регистра 27 команд проходят на выход 19 блока 2 выбора начала и по- ступают на одноименный вход мультиплексора 7. Управляющий разряд ко13 158038 манды с выхода 19.1 блока 2 выбора канала поступает на управляющий вход мультиплексора 7. При этом код опе рации команды с выхода 19 блока 2 выбора канала передается через мультиплексор 7 на информационный вход буферного запоминающего блока 3. По синхроимнульсу С .код операции зано6 сится в буферный запоминакиций блок

3. По этому же синхроимпульсу в блоке 2 выбора канала увеличивается на .единицу содержимое счетчика 28 (фиг.2). При этом на выходе дешифратора 30 формируется единичный сиг- )5 нал, который разрешает выборку и анализ команды из буферного запоминающего блока 23. Далее после перезапуска по входу I5 синхроимпульсом С, по синхроимпульсу Р1 адрес очередной мирокоманды заносится в регистр 5 адреса, и работа устройства продолжается аналогично. Таким образом, прием и обработка команд происходит .одновременно с выполнением текущей микропрограммы.

Устройство завершает работу при окончании подачи синхроимпульсов Д на .вход 15 модульного устройства.

При этом триггер 50 (фиг.4) остается в нулевом состоянии и генератор 51 прекращает формирование синхроимпульсов. формула и з обретения

Устройство для обмена данными в распределенной вычислительной системе, содержащее коммутатор адреса, регистр адреса, блок памяти микрокоманд, регистр микрокоманд, мультиплексор логических условий, блок синхронизации и буферный запоминающий блок, причем первый вход блока синхронизации является управляющим входом устройства, первый и второй выходы блока синхронизации соединены с входами синхронизации регистра адреса и регистра микрокоманд, соответственно, третий и четвертый выходы блока синхронизации соединены с первым управляющим входом буферного запоминающего блока и входом установки поля регистра микрокоманд соответственно, 55 первый и второй выходы регистра микрокоманд соединены с первым информационным входом и управляющим входом мультиплексора логических условий, l4 соответственно, второй информационный вход мультиплексора логических условий является входом логических условий устройства, выход мультиплексора логических условий и третий выход регистра микрокоманд соединены с первым и вторым информационными входами коммутатора адреса соответственно, выход коммутатора адреса соединен с информационным входом регистра адреса, выход которого соединен с адресным входом блока памяти микропрограмм, выход которого подключен к информационному входу регистра микрокоманды, четвертый выход которого соединен .с управляющим входом коммутатора адреса, вторым входом блока синхронизации и вторым управляющим входом буферного запоминающего блока, управляющий выход которого подключен к третьему входу блока синхронизации, информационный выход буферного запоминающего блока соединен с третьим информационным входом коммутатора адреса, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения за счет обеспечения возможности обмена информацией в матричной распределенной вычислительной системе по двум направлениям, устройство содержит демультиплексор, мультиплексор и блок выбора канала,. причем пятый и шестой выходы регистра команды соединены с информационным и управляющим входами демультиплексора соответственно, первый выход демультиплексора является управляющим выходом устройства, второй выход демультиплексора соединен с первым информационным входом блока выбора канала, второй и третий информационные входы которого являются первым и вторым информационными входами устройства соответственно, третий и пятый выходы блока синхронизации соединены с первым и вторым управляющими входами блока выбора канала соответственно, первый и второй информационные выходы блока выбора канала являются первым и вторым информационными выходами устройства соответственно, третий информа=. ционный выход и управляющий выход блока выбора канала подключены к первому информационному входу и управляющему входу мультиплексора соответственно, второй информационный вход мультиплексора является третьим ин15 формаци6иным входом устройства, выход мультиплексора соединен с ин1580382 l6 формационным входом буферного запоми нающего блока, 1580382

5 ЛУ ИР 4са МО 0 1

ЛУ ИР Ясл Ar А Фаа 1

4 ЛУ ИР Асп р Al A8

МО 0 0

1580382. ВРДГПОКПЛЬИЫУ юиЮюер

Составитель И.Полинода

Техред Л. Сердюкова Корректор С.Шекмар

Редактор И.Дербак

Заказ 2014 . Тираж 578 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101