Многоканальный стабилизированный конвертор

 

Изобретение относится к электронике, в частности к бестрансформаторным понижающим источникам вторичного электропитания. Целью изобретения является расширение функциональных возможностей путем получения 2M источников двухполярного напряжения различной амплитуды. Многоканальный стабилизированный конвертор содержит два последовательно соединенных разрядных транзистора 1, 2, зарядный транзистор 16. Введение 2M-1 зарядно-разрядных блока, каждый из которых содержит несколько последовательно соединенных цепочек, образованных последовательно соединенными накопительным конденсатором 6 и зарядным диодом 7, точки соединения которых связаны через первые разрядные диоды 15 с первым входом соответствующего выходного фильтра 11, 12, подключенного выходом к выходным выводам, а точки соединения упомянутых цепочек через вторые разрядные диоды 8 связаны с силовым электродом соответствующего разрядного транзистора, входы выходных фильтров зашунтированы обратными диодами 24, 25, обеспечивает такой алгоритм коммутации транзисторов 1, 2 и 16, при котором выходные напряжения всех 2M каналов стабилизируются на заданном уровне. 4 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„.SU» 584048 щ) 5 H 02 М 3/335

ОПИСАНИЕ ИЗОБРЕТЕНИЯ "„с@ 4";.:

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

Н А BTOPCKOMY СВИДЕТЕЛЬСТВУ (21) 4618864/24-07 (22) 17.10.88 (46) 07.08.90. Бюл. № 29 (71) Специальное конструкторско-технологическое бюро геофизической техники (72) Ю.А.Мордвинов и П.П.Гурский (53) 621.314.57 (088.8) (56) Авторское свидетельство СССР № 1203659, кл . H 02 M 3/335, 1986.

Авторское свидетельство СССР № 1086520, кл . Н 02 М 3/ 335, 1984. (54) МНОГОКАНАЛЬНЫЙ СТАБИЛИЗИРОВАННЫЙ

КОНВЕРТОР (57) Изобретение относится к электронике, в частности к бестрансформаторным понижающим источникам вторичного электропитания. Целью изобретения является расширение функциональных

2 возможностей путем получения 2М источников двухполярного напряжения различной амплитуды. Многоканальный стабилизированный конвертор содержит два последовательно соединенных разрядных транзистора 1, 2, зарядный транзистор

16. Введение 2М-1 зарядно-разрядных блока, каждый из которых содержит несколько последовательно соединенных цепочек, образованных последовательно соединенными накопительныМ конденсатором 6 и зарядным диодом 7, точки соединения которых связаны через первые разрядные диоды 15 с первым входом соответствующего выходного фильтра 11, 12, подключенного выходом к выходным выводам, а точки соединения упомянутых цепочек через вторые pasрядные диоды 8 связаны с силовым электродом соответствующего разрядного транзистора, входы выходных фильт1

", «84068 ров защунтировагы обри . ь .и диодами

24, 25, обеспечивает такой алгоритм коммутации тран«зисторов 1, 2 и 16.

Изобретение относится к электротехнике, в частности к бестрансформа10 торным понижающим источникам вторичного электропитания.

Пель изобретения — расгпирение функциональных возможностей г.утем получе15 ния 2М источников двухполярного напряжения различной амплитуды.

Va фиг. 1 представлена схема конвертора. ;на фиг. 2 — схема подключения датчиков напряжения на фпг. 3— ....ъ,а ° схема блока управления; на фиг. 4 временные диаграммы„ поясняющие работу конвертора.

Многоканальный стабилизированный конвертор (фиг. 1) содерпо т два и ".;1 ледовательно соединенных разрядах трав=астора 1 и 2, цегги упрахтея= ..: которых связаны с блоком 3 упоев.; ,::.нл, зарядно--ра =.,рядные блс к.

4.М. 5.,1-5.N.„каждый из которых со—

Q держит несколько последовательно со-.— циненных цепочек, образованных IIc; ..;.довательно соединенными накопител.=:ным конценсатором 6.1 (6.2» ) и заряцным диодо>i 7. 1 (, 2, -),. To - ки соедг1нения которьг связаны через первые разрядные диодь; 8. I (8,2, -: ) с (- рным 9.1, ",0,1. (9 .2,, 0.2,, „.) входом соответствующего выхоцного филь "ра 11« 1 .12. 1 (1192р еа,g 12а2р

40 . 2.Ì), подключенного выходом к .ыходным выводам i3.1, 14.1 (1=:,.2-!

:. .М, 14. 2-1 .M) а точки соединения указанных цепочек через втс,, ые раза -!ь - @Hop. -I j 5 1 (15 ... :, .за . ы:-. силовь:и электродом сэотьетствующаго разрядного транзистора 1, 2), зарядный транзистор 16> силовые электооды которог о гоепинены вхсд1-."..ы вь водом и свободным силовым

59 злакгродом транзистора 2., связанного с конденсаторами 6.1 зарядно-разряд . ных блоков 5.1-5:,Ч. токоаграничивающий элемент 18, включающий, например., цроссель 19 с:-..бмотками 20 и

21, чьи Rbв ды г.одключень к отсекаю55 дему диоду ., к вторo;ry входнои ,выводу 23 и свободному силовому электрод r т ра нaз иHсcтTоoр а a, соедпненном -" при котором:.:.ыход.:ые и;:,пряжения всех

2М каналов стааилнзирун тся на заданном уровне . 4 ил, l конденсаторами 6.1 зарядно-разрядньх блоков 4.1-4.М, другой силовой эле.,:трод транзистора связан с обратными, .,иодами 24.1-24 М, 25.1-25.М, обеспеч лающими работу фильтра, например, структуры LC.

На фиг. 2 представлено подключение датчиков 26.1-26.M и 27.1-27.М, напряжения контролирующих напряжения накопительных конденсаторов последних цепочек каждого блока 4, 5.

Блок управления (фиг. 3) содержит анализатор 28 напряжения по максимуму, анализатор 29 напряжения по минимуму выходного напряжения, амплитудные компараторы 30-33, входы которых соединены с источником 34 опорных напряжений и выходами соответствуюпп;х анализаторов 28 и 29 напряжений, первый двухвходовой логический эле-. мент ИЛИ 35, соединенных входами о выходами третьего 32 и четвертого 33 амплитудных компараторов, первый триггер 36 вход S которого подключен к выходу первого двухвходового логического элемента ИЛИ 35, а выходы — с входами первого усилителя 37 .мощности, связанного выходом с управляющим переходом зарядного транзистора 16, трехвходовой логический элемент ИЛИ

38, первый вход которого соединен с выходом первого 30 амплитудного ком-. паратора, второй двухвходовой логический элемент ИЛИ 39, первый вход

l которого соединен с выходом второго амплитудного компаратора 31, второй

40 и третий 41 триггеры, входы К которых соединены соответственно с вьгкодами третьего 32 и четвертого 33 амплитудных компараторов, а выходы— с ж:.одами второго 42 и третьего 43 усилит.лей мощности, подключенных вьгшдами к управляющим переходам разрядных транзисторов I и 2, две пусков.:гх цепочки 44 и 45 из последовательно соединенных резисторов и конденсаторов, подключенных к выходу истсчника 46 питания блока 3 управления, первый 47 и второй 48 двухвходовые логические элементы И, первые

158,,048

15 входы которых подключены к выходу первой пусковой цепочки 44., вторые входы — соответственно к выходу четверто"o амплитудного компаратора и инверсному выходу третьего триггера

4 1, " их выходы - к второму и третьему входам трехвходового логического элемента ИЛИ 38, третий двухвходсвсй логический элемент И 49, входы которого подключены к выходу третьего амплитудного ксмпаратора и выходу второй пусковой цепочки .45, а выход к второму входу второго логического элемента ИЛИ 39, четвертый днухвходовой логический элемент И 50, входы которого соединены с прямыми выходами второго 40 и третьего 41 триггеров, а выход — с R-входом первого триггера 36, при этсм входы S второго 40 и третьего 4 1 триггеров связаны соответственно с выходами трехвхсдовогс 38 и второго двухвходовсго 39 логических элементов ИЛИ.

На фиг. 4 представлена переменная составляющая одного из напряжений

-U 51 и +U 52 импульсы 53-56 нак к пряжсния на выходах соответственно первого 30, второго 31, третьего

32 и четвертого 33 амплитудных ксмпараторсв, импульсы 57-59 напряжения соответственно на прямых выходах триггеров 36, 40, 4 1 (импульсы на" пряжения, сбеспечивающие включение транзисторов 16, 1 и 2).

Многсканальнчй стабилизированный конвертор работает следующим образом.

При подаче питающего напряжения на блок управления (конденсаторы

6. I ... всех зарядно-разрядных блоков 4.1, ..., 5.1, ... разряжены) анализаторы 28 и 29 напряжения формируют на выходах нулевой сигнал.

Анализатор 28 напряжения по максимуму обеспечивает подключение к выходу того входного напряжения, амплитуда которого больше всех. При этом к правому выходу анализатора 29 и верхне му выходу анализатора 28 подключаются напрях-,ения с датчиков 27. 1-27.М, а к левому нижнему выходу - с дат иков

26.1-26.М. Анализатор 29 напряжения по минимуму подключает к - - ему выходу наименьшее напряжение. Схемотехническая реализация таких анализаторов относительно про"та и может быть выполнена на основе диодов и операционных усилителей. Источник 34

6 опорных напряжений обеспечивает подачу на входы амплитудных компараторов опорных напряжений. Поэтому при включении на выходе амплитудных ксмпаратсрсв 32 и 33 появляются логические

" 1", что приводит к установке на прямом выходе триггера 36 логической которая обеспечивает насыщение транзистора 16. Одновременно логическая "1" с выходов амплитудных компарагсров 32 и 33 поступает на входы

R триггеров 40 и 41, что приводит к установке на их прямых выходах логических "0" и нахождению транзисторов

1 и 2 в области отсечки. Начинается процесс зарядки всех конденсаторов зарядно-разрядных блоков. Ограничение зарядного тока осуществляет

2Q ограничитель 18 тока, выполненный, например, на основе дросселя 19, В момент времени t (фиг. 4) на выходе пусковой цепочки 44 формируется логическая "1" и на выходе логического

25 элемента И 48 формируется логическая

"1", что приводит к формированию логической "1" на выходе логического

"-цемента ИЛИ 38, прямом вь ходе триг-,ера 40 и включению транзистора t.

3О Е..;ц;,гнсаторы всех зарядно-разрядных бг;схсв 4.1-4.М подключаются к выходим фильтрам 1!.1-11.М и начинают разряжаться (фиг. 4, 51) . Включение транзистора 1 приводит ;< увеличению напряжения, подаваемого на зарядноразрядные блоки 5.1-5.М. F> момент времени 1; на выходе амплитудного ксипаратсра 33 формируется логический """ (напряжение всех конденсаторов зарядно-разрядчых блоков 5.15.Г, не ниже минимальнсгс значения), а в момент времени t> адно из напряжений указанных блоков достигает максимальнсй величины и на выходе амплитудногс компара-.ора 31 (фиг. 4, 54) формируется логическая 1", что приводит к подаче логической "1" на вход S триггера 41 и включению транзистора 2. В свою очередь, логический

"О" .на инверсном выходе триггера 41 приводит к снятию логической "1" с входа S триггера 40 и формированию на прямом выходе триггера 40 логического "О", что приводит к выключению транзистора 1 (на вход R ".îãè÷åñкая "1" поступает с,выхода амплитуд I ного компаратора 32, котсрыи контролирует минимальное напряжение на конденсаторах всех зарядно-разрядных.1584048

40 блоков 4.1-4.М) . Амплитудный компаратор 33 контролирует минимальное напряжение на конденсаторах всех зарядно-разрядных блоков 5.1-5.М. Амплитудные компараторы 30 и 31 контролируют максимальное напряжение на конденсаторах всех зарядно-разрядных блоков

4.1-4.М и 5.1-5.М, С момента времени конденсторы всех зарядно-разряд3

1 ных блоков подключаются к выходным фильтрам 12.1-12.М, а конденсаторы за;рядно-разрядных блоков 4.1-4.М под: ключаются к входным выводам 23, 17 и ,начинают заряжаться. В момент вре,мени напряжения на всех конденсаторах (фиг. 2) зарядно-разрядных бло ков 4.1-4.M достигают минимально до, пустимой величины и на. выходе амплитудного компара.тора 32 (55) формирует->0 ся логический "0", что приводит к снятию логической "1" с входа R триггера

40 (логической "1" нет и на входе К триггера 41) . В момент времени t< одно из контролируемых напряжений (фиг. 2 и 4) достигает максимально допустимой величины и на выходе амплитудного компаратсра 30 (фи.-.. 4, 11

53) формируется логическая "1, которая поступает через логический эле- 30 мент ИЛИ 38 на вход S триггера 40, что приводит к формированию на его

11 11 прямом выходе логической 1, включению транзистора 1, подключению конденсаторов зарядно-разрядных блоков

4.1-4.M к выходным фильтрам 11.111.М и снятию управляющего напряжения с зарядного транзистора 16 (фиг. 4, 57) . В момент времени на конденсаторах одного из заряднс-разрядных блоков 5.1-5.M напряжение достигает минимально допустимой величины П „„„ и поэтому на выходе амплитудного компаратора 33 (фиг. 4, 56) формируется логическая 45

"1", которая поступает на вход В. триггера 41, обеспечивает установку

11 М1 на его прямом выходе логического 0 выключение разрядного транзистора 2 и включение разрядного транзистора

16,, так как логическач "1" поступает на вход S триггера 36 (с входа R

11 Л l l 1 поступает при этом лсгическии 0 ) .

Конденсаторы эарядно-разрядных блоков

5. 1-5.M начинают эаряжатся от первичного источника через ограничитель ь 18 зарядного тока и включенный транзистор 1

При зарядке конденсаторов эаряднораэрядных блок в нагрузки получают питание от конденсаторов фильтров

12.1, ... s момент времени t 7 напряжение на одном из конденсаторов зарядно-разрядных блоков 5.1-5.М достигает максимально допустимой величины и на выходе амплитудного компаратора 31 (фиг. 4, 54) формируется логическая i"1", которая поступ рет на вход S триггера 4 1, обеспечивад включение разрядного транзистора 2 и выключение зарядного транзистора

16. В момент времени t> на одном из конденсаторов зарядно-разрядных бло- ков 4.1-4.M напряжение достигает ми- нимально допустимой величины и на выходе амплитудного компаратора 32 формируется логическая "1" (фиг. 4. 55), которая поступает на вход R триггера

42, обеспечивает выключение разрядного транзистора 1, заряд конденсаторов зарядчо-разрядных блоков 4.1—

1l 11

4.М и подтверждение логическои 1 на прямом выходе триггера 41. Однако в момент времени t (конденсаторы зарядно-разрядных блоков 4.1-4.М еще не зарядились до максимально допустимой величины напряжения U ) на одном иэ конденсаторов эарядно-разрядных блоков 5.1-5.М напряжение дос тигает минимально допустимой величины, что приводит к формированию .на выходе амплитудного компаратора 33 (фиг . 4, 56) логической " 1", которая подается на вход R триггера 41, устанавливается логический "0" н» era прямом выходе, выключается раэрядчый триггер 2 и начинают разряжаться конденсаторы заряцно-разрядных блоков

l l t l

5.1,.... Одновременно логическая 1 с инверсного выхода трйггера 41 через логические элементы И 48 и ИЛИ

38 поступает на вход S. триггера 40, устанавливает на его прямом выходе логическую "1" и обеспечивает включение разрядного транзистора 1, который обеспечивает заряд конденсаторов эарядно-разрядных блоков 5.1-5.М и подключение конденсаторов эарядноразрядных блоков 4.1-4;М к выходным фильтрам 11.1-11.M. В момент времени одно из напряжений зарядно-раэ1О рядных блоков 5,1-5.M достигает максимально допустимой величины и на выходе амплитудного компаратора 31 (фиг. 4, 54) формируется логическая

" 1" которая через логический элемент

ИЛИ 39 поступает на вход S триггера

41, что обеспечивает включение тран1584048 зистора 2 и выключение транзистора

16 и т.д. Последовательности формирования импульсов управления наглядно иллюстрируют диаграммы (фиг. 4).

Ограничитель зарядного тока, вы5 полненный на дросселе, обеспечивает ограничение тока при зарядке конденсаторов, а при выключенном зарядном транзисторе 16 энергия, запасенная в нем на этапе заряда. конденсаторов, через вторичную обмотку 21 и диод 22 сбрасывается в первичный источник питания. Обратные диоды 24.1, 25.1, ... в случае построения выходных фильтров 11.1, .. °, 12.1,. с последовательным дросселем обеспечивают протекание тока дросселя при зарядке конденсаторов соответствующего зарядно-разрядного блока.

Таким образом, предлагаемый многоканальный стабилизированный конвертор позволяет формировать большое количество двухполярных напряжений различной амплитуды, что расширяет его функциональные воэможности.

Формула изобретения

Многоканальный стабилизированный щ конвертор, содержащий два последовательно соединенных разрядных транзистора, цепи управления которых связаны с блоком управления, первый и второй зарядно-разрядные блоки, каждый из которых содержит несколько последовательно соединенных цепочек, образованных последовательно соединенными накопительным конденсатором и зарядным диодом, точки соединения которых 4р связаны через первые разрядные диоды и первым входом соответствующего выходного фильтра, подключенного выходом к вьлодным выводам, а точки соединения упомянутых цепочек через вто- 45 рые разрядные диоды связаны с силовым электродом разрядного транзистора, о т л и ч э ю шийся тем, что, с -целью расширения функциональных возможностей путем получения 2М источников двухполярного напряжения различной амплитуды, введены первый и второй зарядные транзисторы, причем силовые электроды первого зарядного транзистора соединены с первым входным выводом и первым силовым электродом второго разрядного транзистора, токоограничивающий элемент, выводы которого соединены с вторым входным выводом и первым силовым электродом первого разрядного транзистора, (2М-1) зарядно-разрядных блока, соединенных совместно с первым и вторым зарядно-разрядными блоками по М параллельно, а затем последовательно между собой, при этом общая точка соединения зарядно-разрядных блоков соединена с вторым входом выходных фильтров и с точкой соединения разрядных транзисторов, их свободные концы — с первыми силовыми электродами соответствующих разрядных транзисторов, входы выходных фильтров зашунтированы обратными диодами, цепи управления зарядного транзистора подключены к блоку управления, включающего в себя два анализатора напряжений, вхсды которых подключены соответственно к датчикам напряжения, соединенных с последней цепочкой каждого sàðÿäíî-разрядного блока, четыре амплитудных компаратора, входы которых связаны с источником опорных напряжений и выходами анализаторов напряжений, первый двухвходовой логический элемент ИЛИ. соединенный входами с выходами третьего и четвертого амплитудных компараторов, первый триггер, S-вход которого подключен к выходу первого логического элемента ИЛИ, а выходы — с входами первого усилит ля мощности, связанного выходом с управляющим переходом зарядного транзистора, трехрходовой логический элемент ИЛИ, первый вход которого соединен с выходом первого амплитудного компаратора, второй двухвходовой логический элемент ИЛИ, первый вход которого соединен с выходом второго амплитудного компаратора, второй и третий триггеры, Rвходы которых соединены соответственно с выходами третьего и четвертого амплитудных компараторов, а выходы — с входами второго и третьего усилителей мощности. подключенных выходами к управляющим переходам соответствующих разрядных транзисторов, .две пусковых цепочки из последовательно соединенных резисторов и конденсаторов, подключенных к выходу ис;точника питания блока управления, первый и второй двухвходовые логичес; кие элементы И, первые входы которых подключены к выходу первой пусковой цепочки, вторые входы - саответствен1 .но к выходу четвертого амплитудного

12 компаратора и инверсному выходу третьего триггера, а их выходы — к второму и третьму входу трехвходового логического элемента ИЛИ, третий двухвхоцовой логический элемент И, входы которого подключены к выходу третьего амплитудного коипаратора и выходу второй пусковой цепочки, а выход - к второму входу второго двухахороаого логического элемента HjlH четвертый двухводовой логический элемент И, входы которого соединены с прямыми выходами второго ч третьего триггеров, а выход - с К-входом первого триггера„ при этом S-входы второго и третьего триггеро связаны; соответственно с выходами трехвходового и второго двухв:<адового логических элементов ИЛИ.

1584048

Производственно-издательский комбинат "Патент", r. Умгород, ул. Гагарина, 101 Я

Уют

Ж,пю

Редактор О. Гоповач

Заказ 2261 "

ЗЯИИПИ Государственного

113035, Составитель И.Войтович

Техред.Л.Олийнык Корректор Н. Король

Тирам 499 Подписное комитета по изобретениям и открытиям при ГКНТ СЧСР

Иосква, Ж-35, Раушская наб., д. 4/5