Цифровой фильтр с линейной дельта-модуляцией

 

Изобретение относится к цифровой обработке сигналов с применением дельта-модуляции и может использоваться для цифровой фильтрации случайных процессов, представленных в формате линейной дельта-модуляции с преобразованием в формат импульсно-кодовой модуляции. Целью изобретения является упрощение цифрового фильтра за счет исключения умножителей. Цифровой фильтр с линейной дельта-модуляцией содержит идентичные вычислительные ячейки 1.0-1.(M/4-1), первый и второй накапливающие сумматоры 2, 3, первый и второй тактовые входы 4, 5, вход 6 сброса, вход 7, выходы 8, вход 9 логического "0". Каждая 1.M-я вычислительная ячейка содержит регистры M.1-M.4 с первого по четвертый, элементы M.5 - M.8 ИСКЛЮЧАЮЩЕЕ ИЛИ, преобразователь M.9 кода, мультиплексор M.10, накопитель M.11, пятый регистр M.12. 2 з.п. ф-лы, 5 ил., 1 табл.

СОЮЗ СОЕЕтСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (И) А1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMY СВИДЕТЕЛЬСТВУ

Фиг. 1

ГОСУДАРСтЕКННЫЙ HOMHTET

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГННТ СССР (21) 4468169/24-09 (22) 29.07. 88 (46) 30.08. 90. Бюл. К 32 (72) А.В. Тимченко (53) 68 1.32(088.8) (56) Авторское свидетельство СССР

N 1241258, кл. Н 03 Н 17/06,. 1984 . (54) ЦИФРОВОЙ ФИЛЬТР С ЛИНЕЙНОЙ

ДЕЛЬТА-МОДУЛЯЦИЕЙ (57) Изобретение относится к цифровой обработке сигналов с применением дельта-модуляции и может использоваться для цифровой фильтрации случайных процессов, представленных в формате линейной дельта-модуляции с преобразованием в формат импульсно-кодовой модуляции. Целью изобретения является упрощение цифрового фильтра эа счет исключения умножителей. Цифровой фильтр с линейной дельта-модуляцией содержит идентичные вычислительные ячейки 1.0-1. (N(4" 1), первый и вто.рой накапливаю(цие сумматоры 2,3, первый и второй тактовые входы 4,5, вход 6 сброса, вход 7, выходы 8, вход

9 логического "0". Каждая 1.m-я вычислительная ячейка содержит регистры тп.1 — m.4 с первого по четвертый, элементы m. 5-m.8 ИСКЛЮЧАЮЩЕЕ ИЛИ, преобразователь m.9 кода, мультиплексор

m. 10, накопитель m, 11, пятый регистр д

m.12. 2 з.п. ф-лы, 5 ил., 1 табл.

1589383

Изобретение относится . к цифровой обработке сигналов с применением дельта-модуляции и может быть исполь- зовано для цифровой фильтрации слу

5 чайных процессов, представленных в формате линейной дельта-модуляции (ЛДМ) с преобразованием в формат импульсно-кодовой модуляции.

Цель изобретения — упрощение циф- 10 рового фильтра за счет исключения умножителей.

На фиг. 1 приведена электрическая структурная схема цифрового фильтра С линейной дельта-модуляцией; на фиг. 2 15 и 3 — электрические структурные схемы преобразователя кода и накопителя со" ответственно, на фиг. 4 — временные диаграммы, поясняющие работу накопителя; на фиг. 5 — пример выполнения на- 20 капливающего сумматора.

Цифровой фильтр с ДЩ содержит вычислительные ячейки 1.0-1.(М/4-1), первый 2 и второй 3 накапливающие сумматоры, первый 4 и второй 5 такта- 25 вые входы, вход б сброса, вход 7, выход 8 и вход 9 логического нуля .

Вычислительная ячейка 1.m содержит регистры с первого по четвертый

m. 1-ш.4, с первого по четвертый элементы ИСКЛЮЧАЮЩЕЕ ИЛИ m.5-m.8, преобразователь m.9 кода, мультиплексор m.10, накопитель m.11 и пятый регистр m.12.

Преобразователь m.9 кода содержит первый тп.13 и второй m 14 эле35 менты И, первый m.15 и второй m.16 элементы ИЛИ, первый m.17 и второй m.18 элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент ЗАПРЕТ m, 19, с первого по четвертый входыш. 20-m. 23 и выходы с первого по третий m.24-тп. 26.

Накопитель m. 11 содержит Р-триггер m. 27, первый тп. 28 и второй m. 29 45 формирователи импульсов, элемент

2-2И-ИЛИ с расширением по ИЛИ, m.30 реверсивйьтй счетчик m. 31 управляющий вход m.32, первый m.ЗЗ и второй

m.З4 тактовые входы, вход m.35 сброса, выходы m.36 и m.37 младшего и старших разрядов, элемент И m.38, элемент ЗАПРЕТ m.39, элемент ИЛИ

m.40, вход m.41 разрешения записи, а также входы m.42 и m.43 мптдшего и старших разрядов.

Накапливающий сумматор 2(3) содержит первый 10 и второй 11 регистры, сумматор 12, вход 13 и выход 14.

Предлагаемый цифровой фильтр с ли1 нейной дельта-модуляцией работает следуюп(им образом.

В фильтре осуществляется фильтрация входного сигнала, представленного в формате ЛДМ, Выходной сигнал представлен в формате импульсно-кодовой модуляции (ИКМ) и соответствует выражению: где (1 а J, г=О,М-1 весовая,а (1 z ) r>0 (та1 (х! входная ЛДМ-последовательности.

Для фильтров с линейной фазочастотной характеристикой весовая последовательность в формате .ЛДМ нечетная относительно середины, т. е. 1 (= (И

4"

-1,, причем длина импульсной характеристики (ИХ) четная М=Отпот12.

С учетом этого (1) записывается в виде: уп (2)

Для удобства вычислений значений

1у„) делят выражение (2) на три последовательных этапа, каждый из которых осуществляется при помощи суммирования с накоплением

1 — v y (3) (Ы

- (м- 1 ю

Рассмотрим выражение под знаком суммы в (3), так как 1(тg (-1,1}, то значение произведения

Г (Х1 (Х) (1>1 (1т,„-1 (ц ) 1 C (2,0,2), причем при совпадении значений шагов квантования входного сигнала указанное произведение равно нулю. Обозначим (х} (>т1 (з) (1„, — 1 „„,„,,)/2=1„ (S)

1 Е (-1, О, 1 ) Число 2 можно вынести из-под знака суммы, а значение (3) вычислять при помощи реверсивного счетчика, причем значение 1 = 0

k соответствует блокировке реверсивного счетчика. Остальные значения можно представить в виде Ь"=(1 +1) /2 что позволяет операцию умножения заменить

5 1589383 операцией суммирования по модулю два с отрицанием, т.е. 1 „) 1(1 )=2(Ь " Щ.")° ° Ъ z — Г

-1, где Q+ — операция суммирования по модулю два. При четном значении И/2

-Р г ()4)

У - L()4-1.р )4 2р -(4»4-1) ) 1р

+(1 -1 1 (4) !

4 -(2p+ 1) )4@р4 1) -(м-1) т р

Первые И тактов соответствуют переходному процессу фильтра, в результате которого производится заполнение И-разрядного регистра сдвига, образованного последовательным соеди. нением одноразрядных регистров ш.1и.4, m=0, М74-1. Поэтому рассмотрим

Ьункционированные устройства с К-го такта, К И, когда на входах и выходах регистров ш.1 и m.3 устанавли-. ваются соответственно значения L 1, (x)

Х (Л)

Ф-(» 1) рз»4441» L )4 (A 1)+34»1 р ш

=0, И/4-1. Поэтому в этом К-м такте в

m-й, вычислительной ячейке 1.ш на выходах элементов m.5 и m.7 формируются значения сигналов:

Эти значения соответствуют разностям щагов квантования входного сигнала для M/4 последовательных периодов дискретизации г=К,К+И/4-1 и вычисляются в И/4 последовательных вычислительных ячейках, ш=О,М/4-1, период дискретизации, для которого вычисляются указанные значения, r=K+m.

Нулевые значения укаэанных сигналов соответствуют одинаковым значениям шагов квантования входного сигнала, поступающих на входы соответствующих элементов ш ° 5-ш.8, т.е. нулевым значентям произведений в (4). Одновременно значения шагов квантования входного сигнала Ь ), и Ь (, с (x1 (x) входа и выхода первого регистра ш.1 поступают на входы элементов m.á и

m.8, на вторые входы которых подаются значения весовых коэффициентов L(и (bl L»»t соответственно. На выходах элеПри единичном значении сигналов на выходах элементов m.5 и ш.7 нулевые значения сигналов на выходах элементов ш.6 и m.8 соответствуют увеличению значения (4) на единицу, а единичные значения — уменьшению значения (4) на единицу. Таким образом, сигналы на выходах элементов m.5-ша8 полностью определяют значение каждого слагаемого в (4).

Реализация указанных приращений в (4) осуществляется при помощи како! пителя m.11, выполненного на основе реверсивного счетчика и мультиплексо10

Так как каждое отдельное произведение в (4) с использованием значеS (р ()) ния 1 приводится к виду 1() 1,. Я -1, О,1 ),то каждое значение под знаком суммы 1; 1 „+1;, 1г е -2,-1,0,1,2). (1) (Ь) (1) () )

Эти значения соответствуют приращению величины свертки (4), которая может быть вычислена при помощи реверсивного счетчика, причем значения +2 соответствуют подаче тактовых импульсов на второй разряд реверсивного счетчика.

Описанный алгоритм реализуется в предлагаемом устройстве следукщим об25 разом.

Работа, цифрового фильтра начинается с прихода установочного импульса по входу 6 сброса. В результате воздействия этого импульса на установочные входы блоков 2, 3 m.1-ш.4, m. 11, m. 12, m=O,И/4-1 на всех выходах укаэанных блоков устанавливается нулевое значение сигнала.

На первый вход первой вычислитель- 35 ной ячейки О подается последователь-, ность шагов квантования входного сигнала (L I," ) К 70» которые сопровожда(Л ) ются тактовыми импульсами по первому тактовому входу 4. По переднему фронту импульса на этом входе значение выходного сигнала накопителя m.11 записывается в пятый регистр m. 12, ш=

= О, M/4-1, а значение сигнала из пя- 45 того регистра m.12 записывается в первый накапливаниций сумматор 2,:где суммируется с его нулевым значением.

Одновременно значение выходного сигнала первого накапливающего сумматора

2 записывается в накапливающий сумматор 3, в результате на выходе 8 подтверждается нулевое значение. При высоком уровне сигнала на первом тактовом входе 4 значение сигнала из пято55

ro регистра m.12 записывается в накопитель m. 11, m = 1, И/4-1, причем в реверсивный счетчик (M/4-1).11 с входа 9 записывается нулевое значение.

Ь вЂ” Ь

k-e k-МЕ Ь М)1-1)+3в

CS) (к), (х) k- (1»441) k- (»»4+1) ® L K- (тэ»-1 ) Ф 3 44!

1589383 ра m.10, в одном такте„пфичем нуле-. вое значение приращения соответствует блокировке счетчика, а + 2 — подаче тактовых импульсов во второй каскад счетчика, Для реализации этих функций при помощи преобразователя m,9 сводят указанные соотношения в таблицу.

Логические функции g 1-((3, реали- 10 зуются как функции переменных А, В, С D."

Из табл. 1 можно определить что

«(= А 9+ С + АС (ВВП). 15

Если два последних безразличных состояния в ((1 заменить значением 1, в все безразличные состояния в ((.ф3 - О, то 20 у, = АВ + СО; (ф =- АС (ВВП), 25 откуда g2 gç+ А + С

Поэтому при поступлении импульсов с второго тактового входа 5 на инфор,мационный вход мультиплексора m.10 последний передает этот импульс. на первый или второй тактовый вход анакопителя m.11 согласно таблице, т.е„ согласно значению сигналов на выходах элементов m.5-m.8. В результате этого состояние накопителя m. t1 изменяе .ся в соответствии с выражением под знаком суммы в (4) .

В следующем такте значение выходного сигнала накопителя m.11 переписывается через пятый регистр m.12 в накопитель (m-1).11 следующей (m-1)-й вычислительной ячейки, где при поступлении очередного импульса с второго тактового входа 5 суммируется со значением:

45 — 3 (xI (х1 (Ц

1 +(-L(-st — (ф -<и-!i ф (м,-tt 3 e(er-q

-1 1 + ( (xt (х) (111

+ 1 -1 ен- t. 1(ри-11ф ) м - (и 11ф(1Ьч+ 1 (и.-11и р

„5О величина которого определяется значением сигналов на выходах элементов

m.5-m.8 в:(К+t)-м такте.

Таким образом, последовательно от вычислительной ячейки 1.N/4-1 к вычислительной ячейке 1,0 производится

55 накопление значений под знаком сумы в (4), начиная с Р=М/4-1, "соответствующего номеру вычислительной ячейки, и заканчивая Р=О, в результате чего на выходе первой вычислительной ячей,ки 1.0 в (К+М/4-1)-м такте входного (сигнала формируется значение с у

Таким образом, на третьем выходе первой вычислительной ячейки 1.0 формируется последовательность значений

) с у р К ) О, которые поступают на и3 р последовательно включенные накапливакщие сумматоры 2 и 3.

Рассмотрим формирование выходного сигнала { уа 1 Лифрсногс фильтра с мсмента времени„ когда на выходе первой вычислительной ячейки 1.0 формируется значение у . По сигналу на первом и

2 тактовом входе 4 значение g у за1 писывается в сумматор 2, где суммируется с его предыдущим значением, формируя сигнал ч у„, После прихода следующего синхроимпульса производится суммирование выходного сигнала первого накапливающего сумматора 2 с предыдущим значением выходного сигнала устройства во втором накапливающем сумматоре 3 У1 Уо+ У =7У1р первом накапливающем сумматоре 2 фор Z мируется значение

Дальше устройство работает аналогично описанному, В случае случайных сбоев, например, по питанию нормальная работа предлагаемого устройства восстанавливается подачей сигнала на вход 6 сброса.

Накопитель m.11 в режимах сложения и вычитания работает следуюшим образом.

Накопитель ш. 11 в этом случае работает при отсутствии импульсов на первом тактовом входе 4.

Рассмотрим сначала функционирование накопителя m. 11, когда на его управляющем входе m.32 присутствует сигнал "0" (фиг. 4а). В этом случае накопитель m,11 находится в режиме сложения. После поступления каждого импульса (фиг. 4б) с второго тактового входа 5 на тактовый вход m,33 по заднему фронту указанного импульса триггер m.27 изменяет свое состояние на противоположное. Выходной сигнал, соответствующий младшему разряду выходного кода, с прямого выхода триггера m.27 (фиг. 4г) через формирователь m,28 (фиг. 4а) поступает на второй тактовый вход m.34. Последний, проходя через элемент ш.30 (фиг. 4ж), воздействует на тактовый вход ревер10

15893 сивнага счетчика m.31 не изменяя состояния триг-. åð,à m.27. Импульсы (фиг. 4в) поступают в промежутках времени между импульсами (фиг. 4б) на первом тактовом входе m.33, поэтому

5 при поступлении импульсов .на второй тактовый вход m.34 выходной код накопителя m.11 изменяется на +2 (фиг. 4г, з, и) . При уровне сигнала (фиг. 4а), соответствующем 1 накопитель.m.11

1l

1О переводится в режим вычитания. В этом случае импульсы (фиг. 4б), поступающие на тактовый вход триггера m.27, не изменяют его состояние на противоположное и импульсы (фиг. 4е), соответствующие переднему фронту сигнала (фиг. 4г), через второй формирователь

m.29 (фиг. 4е) и элемент m.30, воздействуя на тактовый вход реверсивно- 20 го счетчика m.31, изменяют его еостаяние, обеспечивая работу накопителя

m 11 в режиме вычитания -1 (фиг. 4г, з, и) . Соответственно импульсы (фиг„ 4в), поступакицие на второй так- 25 товый вход m.34 обеспечивают работу накопителя m.11 в режиме вычитания

-2 (фиг. 4г, з, и). Таким образом, подачей импульсов на первый или второй тактовый входы накопителя m.11 обеспечивается изменение выходного сигнала иа +1 или +2.

Накопитель ш.11 в режиме записи работает следуюшим образам.

При нулевом значении сигнала младmего разряда на входе m.42 импульс

35 с первого тактового входа 4, поступающий на вход m.41 через элементы

ЗАПРЕТ тп.39 и ИЛИ m.40 поступает на вход сброса триггера m.27, уста- 40 навливая ега в нулевое состояние. При единичном значении сигнала на входе

m,42 импульс с первого тактового входа 4 поступает через элемент И m.38 на вход установки триггера тп.27, ус- 41 танавливая ега в единичное состояние.

Одновременно импульс с первого тактового входа 4 поступает на вход разрешения записи реверсивного счетчика

m,31, в результате чего в нем фиксируется значе дле старших разрядов, по данных на вход m.43.

Установка нулевого состояния бло- . ка m.11 осуществляется подачей сигнала с входя б на вход m.35, устанавливая реверсивный счетчик m.31 и . триггер m.27 (через элемент ИЛИ

m.40) в нулевые состояния.

Таким образам,. па переднему фронту сигнала тактового входа 4 в пятом ре гистре (я+1) . 12 фиксируется значение свертки накопленное в предыдущей, (m+1,) -й, вычислительной ячейке, которая затем при высоком 1- овне сигнала на этом входе записывается в блок ш.11 m и вычислительной ячейки, т.е. .-pI помощи указанных цепей производит я з-лись значения свертки иэ (ш+1)-й вычислительной ячейки в m-ю.

Поскольку установочные входы D-триггера и:.27 и реверсивного счетчика

m,31 я шляются патенциальныол, такая запись не вызывает сбоев в записываемсм коде при длительности импульса на

»ер 1ам тактовом входе 4, большей, чем вре г задержки в блоках m.28 (m.29) и m.30, Накапливающие сумматоры 2 (3) работают следующим образам.

При поступлении импульса с первого тактового входа 4 на тактовые входы регистров 10 и 11 по переднему фронту импульса в регистре 10 фиксируется значение выходного сигнала первой

2 вы ислительнсй ячейки р у а в ре1(9 гистре 11 — значение выходного сигналя с.,-мматора 12 г у1, . Иэ указанных сигналов эя —.ериод дискретизации сумматор 12 формирует значение сигнала чу,, =-1-у + v у1, которое фиксируется в :oìeíò поступления следующего фронта сигнала с первого тактового входа

4 ва гтарам накапливающем сумматоре 3.

Временная задержка импульсов по второму тактовому входу 5 относительна импуньсов пс первому тактовому входу 4 должна быть достаточной для выполнения операции суммирования по модулю двя в элементах m.5-т.8 и преобразования лх выходных значений преоб- разователем m.9. Затраты времени на (( получение одного отсчета р у равны

11

1- e + i- где t — BpeMH выполнения операции суммирования по модулю два элементами m.5-п .,8 и преобразование их выходных значений преобразователем II!,9; t „- время выполне-" ния огерадии суммирования в накопителе m,11. Сравнение времени t предлагаемого устройства и прототипа с

ИКМ, в котором применяются многоразрядные умно(кител|л и сумматоры, показывают, чта затраты времени предлагаемс го устройства значительно ниже, а значит данное устройство при фильтра(Il 1589383 12 ции сигналов с ЛДМ обеспечивает также. большее быстродействие.

Предлагаемое устройство значитель" но упрощается при выполнении входа разрешения предустановки блока накопи теля динамическим — при этом из схемы (фиг. 1) может быть исключен пятый регистр ш.12, а входы 4 и 5 объединены. Предустановка в этом случае осуществляется по заднему фронту синхронизирующего сигнала, а суммирование (накопление) по переднему фронту ука занного сигнала.

У

5

Формула из обрет ения

Цифровой фильтр с линейной дель га-модуляцией, содержащий М/4 вычислиТельных ячеек, где М вЂ” число отсчетов

Импульсной характеристики цифровогс фильтра с линейной дельта-модуляцией, первый выход К-й из которых, где

К. = 1...,, М/4-1, соединен с первым

<входом (К+1)-й вычислительной ячейки, второй и третий выходы которой соединены с вторым и третьим входами K-й

:вычислительной ячейки соответственно. первый вход первой вычислительной ячейки является входом цифрового фильтра с линейной дельта-модуляцией, первым тактовым входом которого являются первые тактовые входы N/4 вычислительных ячеек, первый выход (N/4)-й ячейки соединен с ее вторым::входом, а третий вход (М/4)-й вычислительной ячейки является входом логического нуля цифрового фильтра с линейной дельта-модуляцией, входом сброса кото рого являются входы сброса М/4 вычислительных ячеек, причем каждая вычислительная ячейка содержит первый регистр, вход и выход которого являются первыми входом и выходом вычислительной ячейки соответственно, последовательно соединенные второй регистр вход которого является вторым входом вычислительнЬй ячеики, третий регистр и четвертый регистр, выход которого является вторым выходом вычислительной ячейки, а также пятый регистр, тактовый вход и вход сброса которого соединены с тактовым входом и входом сброса первого, второго, третьего и четвертого регистров и являются тактовым входом и входом сброса вычислительной ячейки соответственно, о т— л и ч а ю шийся тем, что, с целью упрощения цифрового фильтра за счет исключения умножителей, в него введены последовательно соединенные первый накапливающий сумматор, вход которого соединен с третьим выходом первой вычислительной ячейки, и второй накапливающий сумматор, выход которого является выходом цифрового фильтра с линейной дельта-модуляцией, вторым тактовым входом которого являются вторые тактовые входы вычислительных ячеек, причем тактовые входы и входы сброса первого и второго накапливающих сумматоров соединены с первым тактовым входом и входом сброса первой вычислительной ячейки, а в каждую вычислительную ячейку введены первый и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, первые входы которых соединены с входом первого регистра, третий и четвертый элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, первые входы которых соединены с выходом первого регистра, преобразователь кода, входы с первого по четвертый которого соединены с выходами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соответственно, мульт иплексор и накопитель, управляющий вход которого соединен с первым выходом преобразователя кода, второй и третий выходы которого подсоединены к стробирующему и управляющему входам мультиплексора соответственно, вход которого является вторым тактовым входом вычислительной ячейки, третьими входом и выходом которого являются соответственно, вход накопителя и выход пятого резистора, тактовый вход и вход сброса которого соединен с входом разрешения записи и сброса накопителя, первый и второй тактовые входы которого соединены с первым и вторым выходами мультиплексора, причем выход накопителя соединен с входом пятого регистра, выходы второго и третьего регистров подключены к вторым входам третьего и первого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соответственно, а вторые входы второго и четвертого элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ являются входами весовых коэффициентов цифрового фильтра с линейной дельта-модуляцией.

2. Цифровой фильтр по п.1, о т л и ч а ю шийся тем, что преобразователь кода содержит последовательно соединенные первые элементы И и элемент ИЛИ, выход которого являЕтся первым выходом преобразователя кода, последовательно соединенные пер!

3 158 вый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и второй элемент ИЛИ, выход которого является вторым выходом преобразователя кода,: элемент ЗАПРЕТ, выход которого соединен с вторым входом второго элемента

ИЛИ и является третьим выходом преобразователя кода, второй элемент И, выход которого подключен к второму входу первого элемента ИЛИ, и второй элемент ИСКЛ!0ЧАЮЩЕЕ ИЛИ, выход которого соединен с инверсным выходом элемента ЗАПРЕТ, первый вход которого соединен с первыми Входами первых элементов И и ИСКЛЮЧАЮЩЕЕ ИЛИ и является первым входом преобразователя кода, вторым входом которого являются вторые входы первых элементов И и ИСКЛЮЧАЮЩЕЕ ИЛИ и первый вход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с первым входом второго элемента И и является четвертым входом преобразователя кода, третьим входом которого являются вторые входы второго элемента И и элемента ЗАПРЕТ.

3 ° Цифровой Фильтр по и 1 9 О T л и ч а ю шийся тем, что накопитель содержит D-триггер, тактовый вход которого является первым тактовым входом накопителя, первый и второй формирователи импульсов, входы которых соединены с прямым и инверсным выходами D-триггера соответственно, элемент 2-2И-ИЛИ С РАСШИРЕНИЕМ ПО ИЛИ, 9383 !4

I первый и второй Входы которого подключены к выходам первого и второго фор= мирователя импульсов соответственно, реверсивный счетчик, управлянщий вход которого соединен с третьим и четвертым входами элемента 2-2И-ИЛИ С РАСШИРЕНИЕМ ПО ИЛИ и является управляющим входом накопителя, элементы И и

ЗАПРЕТ, первые входы которых соединены с входом разрешения записи реверсивного счетчика и являются входом разрешения записи накопителя, и элемент ИЛИ, первый вход которого явля15 ется входом сброса накопителя и соединен с входом сброса реверсивного счетчика, тактовый вход которого соединен с выходом элемента 2 2И-ИЛИ

С РАСШИРЕНИЕМ,ПО ИЛИ, вход расширения которого является вторым тактовым входом накопителя, выходом старших и младших разрядов которого являются выходы реверсивного счетчика и D-триггера соответственно, инверсный выход которого соединен с информационным входом D-триггера, входы установки и сброса которого соединены с выходом элемента И и элемента ИЛИ, второй вход которого соединен с выходом эле30 мента ЗАПРЕТ, инверсный вход которого соединен с вторым входом элемента

И и является входом младшего разряда накопителя, входом старших разрядов которого является вход реверсивного счетчика.

1589383!

\ в (с ) о

А в

Y2 Y3

0 0 0 О 0 О Х О Х

О 0 0 О О О . Х О Х

0 0 1 0 +1 +1 О 1 О

0 0 1 0 -1 -1 1 1 0

О

0

0 1 0 0 0

0 1 0 0 О

0 1 1 0 +1

0 1 1 О -1

1

0

+1

О

О

1 х х

Х

Х

О

0

О

1

О

I

О

1

+1

+1

+1

1.+ 1

О

+1

О

О

О х

+1

+1

+2

О

1 х

1

О

f 1 0 О -1 0

1 О 1 -1 О

f 1 1 О -1 +1

1 1 1 1 -1 -1

1 х

1

О

-1

-1

О

О

О

Х

1 т.Уд

m81

Знаком Х обозначено безразЛичное состояние.

П р и м е ч а н и е. А, В, С, D - обозначения сигналов на выходах элементов

m.5-ш.8; S1-S3 - значения первого, второго произведений и общего приращения в (4), (1-Q — обозначение сигналов на первом — третьем выходах преобразователя m.9.

Значение 1=0 соответствует работе на сложение; 1=1 — на вычитание накопителя m. 11; (ф = 0 — соответствует блокировке, у2=! работе в режиме сложения или вычитания накопителя ш.11; 3 = О и g3= 1 — подаче тактовых импульсов в первый и во второй каскады (разряды) накопителя m,11,ñîîòâåòñòâåííî.

I 589383

1589383

С оста:вит ель С. Музычук

Техред Jl. Серд окова Корректор О. Пипле

Редактор Л. Пчолинская

Заказ 2547 Тираж 653 Подписное

ВНИИПИ Государственного комитета по изобретениям и открьггиям при ГКНТ С СР

113035, Москва, Ж-35, Раушская наб., д. 4/5

«

Производственно-издательский комбинат "Патент", г. Ужгород, ул, Гагарина, 101