Аналого-цифровой преобразователь

 

Изобретение относится к вычислительной технике. Оно позволяет повысить точность. Это достигается тем, что в аналого-цифровой преобразователь, содержащий переключатель 1, аналоговый запоминающий блок 2, усилитель 3, преобразователь 4 код-напряжение, оперативные запоминающие блоки 6 и 8, блок управления 10 и сумматор 11, введены переключатель 5, преобразователь 7 напряжение-код и блок 9 вычитания кодов. 2 з.п. ф-лы, 5 ил.

СОЮЗ CUSETCHHX

СОЦИАЛИСТИЧЕСКИХ

КаЪБЛИН

09) (И) 95 А1 (5))5 Н 03 И 1/48 ййдсд

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ . AO ИЗОБРЕТЕНИЯМ И (ЛНРЫ7ИЯЦ

flPH ГКНТ СССР (21) 4498838/24-24 (22) 25.10.88 (46) 30 ° 08.90. Вюп. К 32 (72) О.С. Андреев, Б.А. Бохонко, Д.И. Демьянюк и В.А. Калынюк (53) 681. 325 (088. 8) (56) Авторское свидетельство СССР

В 949805, кл. Н 03 М 1/48, 1981.

Авторское свидетельство СССР

Р 945978, кл. H 03 M 1/48, 1981.

2 (54) АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ (57) Изобретение относится к вычисли- тельной технике. Оно позволяет повысить точность. Это достигается тем, что в аналого-цифровой преобразователь, содержащий переключатель 1, аналоговый запоминакщий блок 2, усилитель 3, преобразователь 4 код-напряжение, оперативные запоминающие блоки

6 и 8, блок управления 10 и сумматор

11, введены переключатель 5, преобразователь 7 напряжение — код и блок.

9 вычитания кодов ° 2 з.п. ф-лы., 5 ил.

1589395

Изобретение относится к вычислительной технике.

Цель изобретения - повышение точности.

На фиг. 1 приведена функциональная

Схема устройства; на фиг, 2 — функционаЛьная схема блока управления; на фиг. 3 — функциональная схема блока вычитания кодов;,на фиг. 4 - функцио- 10 нальная схема сумматора: на фиг. 5 временные диаграммы работы блока управления .

Аналого-цифровой преобразователь содержит переключатель 1, аналоговый запоминающий блок (АЗБ) 2, усилитель

3, преобразователь 4 код — напряжение

{I ПКН), переключатель 5, оперативный запоминающий блок . (ОЗБ) 6, преобразователь 7 напряжение — код (ПНК), ОЗБ

8, блок 9 вычитания кодов, блок 10 управления и сумматор 11.

Блок управления состоит из формирователей 12 — .14 импульсов, элементов

ЩП4 15 и 16, распределителя 17 им- 25 пульсов и RS-триггера 18.

Блок вычитания кодов выполнен из блока 19 инверторов и сумматора 20.

Сумматор содержит суммирующий. бпок 21, регистр 22 и элемент 23 задержки.

На фиг. 5 обозначено U u U — напряжения на первом и втором входах бдок Ьу ПЫ э U fg 9 UM I Д 41 U D напряжения на выходах соответственно формирователя 12, RS-триггера 18.

35 элемента 16, формирователей 14 и 13;

U 17, U 7 2 U 17.3- напряжения соответственно на первом, втором и третьем выходах распределителя 17.

Аналого-цифровой преобразователь работает следующим образом.

В исходном состоянии на четвертом выходе блока 10 установлен уровень

11 i II обеспечивающий подключение U х через переключатель 1 к входу аналогового запоминающего блока 2, выход которого через переключатепь 5 подключен к входу ПНК 7. На выходах с первого по пятый блока 10 установлены уровни "0". При этом уровень "0" на первом выходе информирует потребителя о готовности данных на шине данных предыдущего преобразования.

Цикл преобразования АЦП сост оит

55 из 3 тактов. Первый такт начинается с поступлением импульса запуска АЦП на второй вход блока 10. На пятом выходе блока 10 формируется импульс, поступающий на управляющий вход АЗБ 2.

В этот момент времени АЗБ 2 находится в режиме записи (выборки) напряжения поступающег î íà его вход. После окончания импульса на пятом выходе блока 10 АЗБ переходит в режим хранения и на его выходе и на первых входах усилителя 3, переключателя 5 и

ПНК 7 устанавливается напряжение П

Д, + + гдедП, — дрейф напряжения смещения

АЗБ 2;

d U< — напряжение коммутационной помехи при переходе АЗБ 2 из режима выборки в режим хранения;

ДУз — напряжение ошибки, обусловленное нелинейностью передаточной характеристики АЗБ 2.

По окончании импульса на пятом выходе формируется импульс на шестом выходе блока 10, поступающий на управляющий вход ПНК 7. ПНК 7 преобразовывает выходное напряжение U1 АЗБ 2 в п-разрядный цифровой код, а на втором выходе ПНК 7 и на первом входе блока I0 вырабатывается перепад напряжения, обычно от уровня "1" до уровня "О".

При этом на втором выходе блока 10 формируется импульс напряжения, по переднему фронту которого производится перезапись m старших разрядов выходного п-разрядного кода N,,ПНК 7, где ш 4 и, в ОЗБ 6, на выходе которого устанавливается m-разрядный код N,.

Выбор количества разрядов m ОЗБ 6 и ПКН 4 определяется из условия максимально допустимой погрешности первого такта преобразования, а именно: суммарная погрешность, вносимая АЗБ 2, ПКН 4 и ПНК 7, не должна превышать величины младшего из ш разрядов кода

N, образующего старшие разряды выходного кода АЦП.

По переднему фронту импульса напряжения на втором выходе блока 10 на четвертом выходе блока 10 устанавливается напряжение уровня "0", которое подключает выход ПКН 4 через переключатель 1 к входу АЗБ 2, а также выход усилителя 3 через переключатель 5— к входу ПНК 7. Выходной код М„ с выхода ОЗБ 6 поступает на входы IIKH 4, на выходе которого устанавливается напряженке

Эт

UaI 1"1 А = US — АБ (2) 5 1589395 6 (3) +ДUх+ Щэ+ й4)к (4) 45 где А - коэффициент передачи по напряжению ПКН 4.

На этом заканчивается первый такт преобразования ЛЦП.

Второй такт преобразования начина5 ется после окончания импульса напряжения на втором выходе блока 10, по заднему фронту которого на шестом выходе блока 10 формируется второй импульс запуска ПНК 7. Так как на выходе АЗБ

2 продолжает храниться напряжение, практически равное U,,ПНК 7 пре образовывает выходное напряжение усилителя 3 U

15 ус (Зт ) ь Х и

20 где ЮП+ — дрейф напряжения смещения усилителя 3;

В-1

К „=2 — коэффициент передачи усилителя 3.

На выходах ПНК 7 устанавливается 25 и-разрядный выходной код N2. По перепаду напряжения от уровня "1" до уровня "О" на втором выходе ПНК 7 на третьем выходе блока 10 формируется импульс напряжения, по переднему 30 фронту которого производится запись выходного кода N ПНК 7 в ОЗБ 8. Одновременно на пятом выходе блока 10 вырабатывается импульс записи в АЗБ

2, на вход которого через переключатель 1 поступает выходное напряжение

U 9 IIKH 4. После окончания импульса записи АЗБ 2 переходит в режим õðàнения и на его выходе устанавливается напряжение U ", 40

U = Uзт+ дП! + М2+ dU3

На вход ПНК 7 через переключатель 5 поступает выходное напряжение усилителя 3 U ус, <

"ус. 2= " 11 Зт+ " s) Кв= (4П2+ " т +

+ " з + " )К

На этом заканчивается второй такт преобразования.

Третий такт преобразования начинается по окончании импульса на третьем выходе блока 10, по заднему фронту которого на шестом выходе блока 10 формируется третий и последний в цикле преобразования импульс . запуска ПНК 7. IIHK 7 преобразовывает выходное напряжение U „ . усилителя

3, и на выходах IIHK 7 устанавливается и-разрядный выходной код N ". Выходной

// 7 код М2 поступает на вторые входы блока 9, на первых входах которого установлен код N< поступакщий с выхода ОЗБ 8. На выходе блока 9 формируется код N = N — N ", эквивалентное значение которого соответствует напря eHH> U экю

П зиs= Пус.Т П ус.2. (6)

С учетом (3) и (5) выражение (6) принимает вид: (и „П )K „= Ux Kn (7) Старший разряд и-разрядного кода

N 2 содержит информацию о полярности напряжения остатка 311„. Положительная (отрицательная) полярность dU означает, что в первом такте преобразования произошла недокомпенсация (перекомпенсация) входного сигнала U „ суммой эталонных напряжений U ПКН 4.

Это позволяет использовать старший и-й разряд кода N 2 для коррекции на единицу младшего из m разрядов кода

N в сумматоре 11.

По перепаду напряжения на втором выходе ПНК 7 на первом выходе блока

10 формируется импульс напряжения, по переднему фронту которого на четвертом выходе блока 10 вырабатывается напряжение уровнем 1", устанавливающее в исходное состояние переключатели 1 и 5 для последующего цикла преобразования. Одновременно импульс с выхода 1 блока 10 поступает на управляющий вход сумматора 11 для записи кодов N, и N < в сумматор 11, на выходе которого образуется N-разрядный вьжодной код, и на шину готовности. При этом уровень сигнала готовности данных информирует потребителя о достоверности данных на выходкой шине данных AIIII.

В данном случае при уровне "1"— данные не достоверны, при уровне "О" (после окончания импульса) - данные достоверны.

Как следует из выражения (T), погрешности dU,...,dU вносимые АЗБ

2 и усилителем 3, в процессе преобразования компенсируются. Следовательно, точность предлагаемого устройства,по сравнению с аналогом и прототипом, выше.

1589395

Блок управления работает следующим образом.

С поступлением внешнего сигнала запуска на второй вход блока 10 на выходе формирователя 12 вырабатывается

5 импульс напряжения уровнем "1" и длительностью, равнОй времени Выборки

АЗБ 2. Этот сигнал поступает на В.— вход распределителя 17 для установки узлов последнего в исходное состояние и через элемент 16 на пятый выход блока 10 и, следовательно, на управлякюций вход АЗБ 2 для выборки сигнала U» поступакщего на вход АЗБ 2.

Одновременно импульс напряжения формирователя 12 поступает через элемент

15 на вход формирователя 14, на выходе которого и на пятом выходе блока

10 вырабатывается импульс напряжения тт н oBHJI 0 и длительнос Гью р дОстатОч ной для запуска ПНК 7, после оконча ния импульса формирователя 12. Далее блок 10 находится в режиме ояпщания до наступления сигнала на его первый 25 вход от ПНК 7.

С поступлением на первый вход перепада напряжения, например, от уровня

1I 11 и н

1 до уровня О, на выходе формирователя 13 вырабатывается импульсное напряжение уровнем "t" и длительностью, равной времени выборки АЗБ 2. Выход ной сигнал формирователя 13, поступающий на С-вход распределителя 17, повторяется на первом выхоце 1 распреце(35 лителя 17 и поступает на R-вход RSтриггера 18, на выходе которого и на

Шестом выходе блока 10 устанавливаетя уровень "О", на второй выхоц блока

10 для перезаписи результата. первого такта преобразования в ОЗБ 6., через элемент 15 на вход формирователя 14„ на выходе которого и на шестом выхоце блока 10 вырабатывается второй импульс запуска ПНК 7 после окончания импульса формирователя 13.

С поступлением второго сигнала с выхода ПНК 7 на первый вход блока 10

На выходе формирователя 13 Вырабатывается второй импульс напряжения, ко- 50 торый повторяется на втором выходе распределителя 17. Сигнал с второго выхода распределителя 17 поступает на третий выход блока 10 для записи результата второго такта преобразо55 вания в ОЗБ 8 и через элемент ИЛИ 16 на пятый выход блока 10 дЛя записи выходного напряжения П ПКН 4 в

37

АЗБ 2,a ".àêæå через элемент 15 на вход формирователя 14, на выходе которого и на шестом выходе блока 10 вырабатывается третий импульс запуска ПНК 7, после окончания второго им пульса формирователя 13, С поступлением третьего сигнала с выхода ПНК 7 на первый вход блска

10 на выходе формирователя 13 Вырабатывается третий и последний в цикле преобразования импульс напряжения, который повторяется на третьем выходе распределителя 17. Сигнал с третьего выхода распределителя 17 поступает на

S-вход RS-триггера 18, на выходе которого устанав тивается напряжение уровня "i для установки переключате-, лей 1 и 5 в исходное состояние, а также на первый выход блока 10 для записи кодовой информашли в сумматор 11 и выдачи сигнала готовности данных устройства.

Блок 9 осуществляет операцию вычитания кода N,,поступающего на его (/

2 вторые входы, из кода N 2, поступающего на его первые входы. ПроинвертироП

Ванныи код N2 плюс одна единица младшегo разряда ("1" на третьем входе) образуют Дополнительный код N "q. Та2 кнм образом„сумматор 20 суммирует код

N и Дополнительный код N q, вследствие чего на выходах S,,. S сумматора устанавливается кОД И =Х -N " .

2= 2 Z.

Сумматор 1 1 ра бо ra e г следующим Образом.

Поступающий на первые информационные входы и, соответственно, на входы н,...,А суммирующего блока 21 ш-разрядный код N1,содержит информацию Об основной части преобразу- мо"o напряжения L .„ а поступающий на третьи

ВхОДы и-paзрЯДный КОД N 2 сОДержит ин формацию остатка g L „. При положительной полярности ДП „ уровень напряжения В старшем и-и разряде кода соответствует уровню О". В этом случае с выходов S,...,S 7, суммирующего блока 21 на соответствующие входы старших paspsTJToB D „...,D, регистра

22 поступает код и,, а с третьих входов на входы D,,...,D „, поступают соОтветственно разряды 1,...,(п-1) кода

N. С поступлением импульса с первого выхода. блока 10 на упразляющий вход сумматора i 1 с задержко" ocygacтнляемой элементом 23 для установления кода на выходах S 1,...,S „, сумматора производится запись указанных кодов

N,и N 2 в регистр 22, на Выходах

1589395 ц ко Г про ГО Jста нгi;(ива E тcя (m+t 1-1)-Разрядный код ." „, соответствующий измеряемому сигналу U

Г

При отрицательной полярности ЛБ „.

5 (перекомпенсация входного сигнала Uz вь ходным напряжением U ПКН 4 в эт первом такте преобразования), в старшем и-м разряде кода N > установлен уровень "1", В этом случае из кода

N, вычитается одна епиница младшего разряда и на входы D ... °,D старших

Ф 4 ° у Я разрядов регистра 22 поступает откорректированный код N, Повышение точности достигается 15 за счет уменьшения погрешностек, вносимых А3Б 1.

1. Аналого-цифровой преобразователь, содержащий первый переключатель первый информационный вход которого соединен с выходом аналогового iSanoминающего блока, усилитель, преобразователь — напряже;ие, первый и второй оперативные запоминающие блоки, управления и сумматор, выходы которого являются вьгходной шиной, управляющий вход соединен с первым выходом блока управления, первые информационные входы соединены с соответствующими выходами первого оперативного запоминающего блока„ информационные входы которого объединены соответственно с информационнымк входами второго оперативного запоминающего блока, входы .записи первого и второго оперативных запоминающих блоков соединены соответсгвенно с вторым H третьим выходами бло. ка управления, четвертый и пятый вы-, ходы которого соединены соответственно с управляющими вхоцамк первого переключателя -и аналогового запоминающего блока, отличающийся тем, тем, что, с целью повышения точности, в него введены второй переключатель, преобразов"òåëü напряжение — код и блок вычитания кодов, выходы которого соединены соответственно с вторыми информационнымк входами сумматора, первые входы соединены соответственно с

30

Формула и з о б р е т е н и я выходами второго оперативного запоминающего блока„а вторые входы объединены соответственно с информационными входами первого оперативного запоминающего бпока и соединены соответственно с лервымк выходами преобразователя напряжение — код, второй вы35

55 ход кoTopo> подключен к первому вхоблоу блока управления, второй вход .которого является шиной "3anyc>c", шестой выход блока управления соединен с управляющим входом преобразователя напряжение — код, вход которого соединен с выходом первого переключателя, первый информационный вход которого объединен с первым входом усилителя, второй информационный, вход первого переключателя соединен с выходом усилителя, второй вход которого объединен с первым информационным †.ходом второго переключателя и соединен е выходом преобразователя код — напряжение, входы которого соединены соответственно с выходами первого оперативного запоминающего блока, второй информационный вход

1 второго переключателя является входной шиной, управляющий вход соединен с четвертым выходом блока управления, первый выход которого является шиной готовности.

2, Преобразователь пб и. 1, о т л к .-. a ю шийся тем, что блок управления вь|полнен на трех формирователях импульсов, двух элементах ИЛИ, RS-триггере к распРеделителе импульсов, R — вход которого объединен с первымк входами первого и второго элементов ИЛИ и соединен с выходом первого формирователя импульсов, С-вход соединен с выходом второго формирователя импульсов, первый выход распределителя импульсов соединен с вторым входом второго элемента ИЛИ, R-входом RSтриггера и является вторым выходом блока, второй выход соединен с третьим входом второго элемента ИЛИ, вторым входом первого элемента ИЛИ и является третьим выходом блока, третий выход соецкнен с S-входом RS-триггера и является первым выходом блока, четвертый, пятый и шестой выходы которого являются соответственно выходами триггера, первого элемента ИЛИ и третьего формирователя импульсов, вход которого соединен с выходом второго элемснта ИЛИ, входы первого и второго формирователей импульсов являются соотг-етственно вторым и первым входа ми. блока, 3. Преобразователь по и. 1, о т— л и ч а ю щ к = с я тем, что сумматор выполнен на суммирующем блоке, элементе задержки и регистре, выходц которого являются соответственно вы11

t589395

12 ходами сумматора, первые .входы соединены соответственно с выходами суммирующего блока, вторые входы объединены соответственно с первыми входами суммирукицего блока и являются соответственно входами сумматора, третий вход регистра соединен с выходом эле1 мента задержки, вход которого является управляющим входом сумматора, вторые входы суммирующего блока являются соответственно первыми информационными входами сумматора, третий вход суммирующего блока является шиной нулевого потенциала °

1589395 и, ила

Составитель А. Титов

Техред Л. Сердюкова Корректор М, Кучерявая

Редактор JI. Пчолинская

Заказ 2547 Тираж 669 Подписное

ВНИИПИ Государственного комитета по изобретениям и открьггиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101