Устройство для умножения на постоянную величину

 

Изобретение относится к вычислительной технике и может быть использовано в специализированных устройствах цифровых систем автоматического управления, а также в ЭВМ общего назначения. Целью изобретения является повышение точности выполнения умножения на постоянную величину. Цель изобретения достигается тем, что в устройство для умножения, содержащее два N-разрядных регистра 1,2, (N+1) - разрядный регистр суммы 4, (N+1) - разрядный сумматор 3, блок 14 управления, дополнительно введены (N-1) - разрядный регистр 10, две группы элементов И 8, 9, элементы И 12 и элемент НЕ, позволяющие после выполнения операции умножения провести одновременно прибавление к произведению некоторого числа, равного и противоположного по знаку половине ошибки округления постоянной величины, и округление результата. Проведенная статистическая оценка точности выполнения операции умножения показывает, что результирующая погрешность операции может быть уменьшена в 1,6 раза при одновременном уменьшении погрешности, обусловленной округлением постоянной величины в 4 раза. 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕС! 1УБЛИН

„„SU„„1594528 А 1 (51) 5 G 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕНН6 Й НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНР61ТИЯМ

ПРИ ГКНТ СССР (21) 4643512/24-24 (22) 27.01.89 (46) 23.09.90. Бюл. ¹ 35 (72) А. В. Зубарев (53) 681.325 (088.8) (56) Карцев М. A. Арифметика цифровых машин. — M. Наука, 1969, с. 350, рис. 4.2 а — г. (54) УСТРОЙСТВО дЛЯ УМНОЖЕНИЯ

НА ПОСТОЯННУЮ ВЕЛИч1ИНУ (57) Изобретение относится к вычислительной технике и может быть использовано в специализированных устройствах цифровых систем автоматического управления, а также в ЭВМ общего назначения. Целью изобретения является повышение точности выполнения умножения на постоянную величину.

Цель изобретения достигается тем, что в

2 устройство для умножения, содержащее два

r:-разрядных регистра 1, 2, (п+1)-разрядный регистр суммы 4, (и+1) -разрядный сумматор 3, блок 14 управления, дополнительно введены (n — 1) -разрядный регистр 10, две группы элементов И 8, 9, элементы И 12 и элемент НЕ, позволяющие после выполнения операции умножения провести одновременно прибавление к произведению некоторого числа, равного и противоположного по знаку половине ошибки округления постоянной величины, и округление результата.

Проведенная статистическая оценка точпости выполнения операции умножения показывает, что результирующая погрешность операции может быть уменьшена в !,6 раза при одновременном уменьшении погрешности, обусловленной округлением постояиной величины в 4 раза. 1 ил.

1594528

lÎ

35

4Ь

Изобретение относится к зычислительной технике и может быть использовано в цифровых вычислительных устройствах с фиксированной запятой.

Цель»зобретеп»я — повышение точности выполненил умножения на >настоянную величину.

На чертеже приведена функциональная, схема устройства для умноженил на постоянную величину.

Устройство содержит и-разрядные pe" гистры 1 и 2, (и+1)-разрядный сумматор 3, (п+1) -разрядный регистр суммы 4, вход 5 постоянной в(личины устройства, вход 6 переменной величины устройства, выход 7 результата умножения устройства, две rpynfIhr элементов И 8 1 . 9, (и — -1) -разрядный peJистр 1 О, элс ме»ты 1Е 1 и (1 12> тактов> >й вход 13 устройства и блок r 4 управле»ил, который содер>кит с >етчик 15, дешифра гор 16, два элемента ИЛИ 17 и 18 и элемент

И 19. Регистр 1 предназrlà÷åï для хра»с»ил старших разрядов постоянной величины, сдвиговый регистр 2 — для записи переменной величины, а также для записи считывания старших (и — 1) разрядсв результата, сдвиговый регистр 4 — длл хра»енил (n+:.) младших разрядов результата, регистр !О-для хранения младших р>зарядов постол»»oé величины.

Дешифратор 16 блока управлен»л име(:т (2n+6) вь(ходов, причем четные егс> выходь, начиная с четвертого г(о (2п+-2), соед»пены с входами элемента ИЛИ 17, н четные гыходы, »ачиная с плтого, соед(:пены с входами зле мента ИЛ И 8.

Устройство работает с,(едующим образом.

Появление первого тактового импульса на вход 13 приводит к изменению состолш(л счетчика 15 и возбу>кдению и. рвого выхода дешифратора 6. При этом происходит обнуление регистров 1, 2, 4 « 10. При поступлении второго тактового импульса на втором выходе дешифратора вырабатывается сигнал, по которому произвсдитсл запись переменной с входа 6 в регистр 2 и постоянной величины с входа 5 в регистры 1 и 10, причем

n cTBpll! Hx раз!>ядов — B рег:.1(.тр 1 H (fr- ) младших разрядов — в регистр 10.

С поступлением третьего тактового импульса на вход счетчика 15 возбуждается третий выход дешифратора 16 и появляется логическая единица на, первом входе элемента И 12. При этом, если в старшем разряде регистра 10 записана единица, появляеъся сигнал на выходе элемента И !2, и логическая единица поступает на вход младшего разряда регистра 1, в противном случае единица на вход младшего разряда регистра 1 не поступает. Тем самым производится округление постояпнои велич»ны до и разрядовв.

Четвертый тактовый импульс приводит к возбуждению четвертого выхода дешифратора и появлению на входе, а слсдователь»о, и на выходе элемента ИЛИ 17 логической единицы. Если информационнь(й выход старшего разряда рег»стра 2 единичный на выходе элемента И !9 формируетсл логи ческая единица. которал открывает элементь(И 9 и обеспечивает перенос содержимо-и регистра 1 в сумматор 3. Результат суммирования с содержимым регистра суммы пересылается в регистр 4 суммы.

С поступлением пятого тактового импульса возбужд >ется пятый выход дешифратора.

Лог»ческал единица через элемент ИЛИ 18 поступает на входы сдвига регистров 2» 4 и обеспечивает сдвиг содер>кимого регистров влево на один разряд.

Возбуждение шестого выхода дешифраторя, возникающее с поступлс»ием шестого тактового импульса, приводит„как и в четвертом такте работы устройства, к появлеп»1о логической единицы на выходе элемечта

", 1ЛИ 17 и на входе элемента И !9. С rro:oUJbro последнего производится а1>алпз следу(оп его разряда переме(1»ой, которьш оказалсл на месте старшего разряда регистра 2.

Г1ри наличии единицы содержимое регистра 1 поступает в сумматор, где складываетсл с з>>писан ным !>а нее» rrcJ)OM. С !FBM3 !!epecbrлается в регистр 4.

Поступление седьмого тактово о»мчульса приводит к изменениям в состоянии устройства 1са1(H lrprr Floe cy!>;rer«rrr F!F!To! o I ariTOц 1го H!ð÷ пу г>ьса. П 1>оизводится сдвиг cozep жимого регистров 2 и 4 влево «а один разряд.

Нр» этом содержимое старшего разрлда регистра 4- переносится в освободивгпийся младший разряд регистра 2, В следующих тактах работы устройства продолжается анализ содержимого разрядов регистра 2, по результат»м которого разре(иаетсл либо за»рещаетсл перенос содевжимого регистра l в сумматор. Пр» появлейии единицы переноса старшего разряда сумматора она поступает на вход младшего разряда регистра 2. Указанные операции выполняютсл до тех пор, »ока »е »роанализиру отся все разряды перемейной.

По завершении выполнения операции умножения (2п+2)-го такта работы устройства произведение оказывается размещенным ь двух регистрах: старшие (n — i) разрядов — >з регистре 2, младшие (n+!) разрядов — в регистре 4, Результат умножения должен быть округлен до п разрлдов. По правилу округления единица в г-й разряд прибавляется в том случае, если величина отбрасываемой части больше половины един»ць> и-го разряда, т. е. числа l/2.2 ". При этом старший разряд отбрасываемой части содержит еди ни цу. Если, величи на отбрасываемой части меньше половины единицы

n-ro разряда (в ее старшем разряде -- нуль) и-й разряд числа остается без изменений.

Для .повышения точности выполне»ия операции умножения необходимо перед ок1594528

20

Форл1ула изобретения

50 руглением прибавить к произведеник> величину, противоположную по знаку и равную половине ошибки округления сс константы.

Т. е., если округление константы произошло в меньшую сторону, необходимо к результату умно>кения прибавить величину а/2, a åñëè в большу!о — вычесть. Последующая операция округления заключается в прибавлении к результату умно>кения величины 1/2

>(2 ". Таким образом, в первом случае к результату умно>кения должна быть прибавлена величина (— -+ — — 2 ), a во втором— ч1. ) — л

2. г (— -- -+ — 2 ) . .В предлагаемом устроистве о f — л г- 7. указап11ы е ь!!ерл11ии ll f!()!13Bo. )5ITñ5I а втоматически и одцовременчо.

Г!ри поступлении па вход счетчика 15 (2n+3) -го такт<ни)го импульса возбуждается (2n+3)-й выход дсшифрагора, что приводит к открытик> э.н.ментов И 8. Если константа округляется в меныцую сторону, в реп)стре 10 содер кится гел!!чипа, равная ошибке округления сс, причем !3 стари)ем разряде — нуль. При открытии элементов

И 8 к младшей части произведения, размещенной в регистре суммы 4, прибавляется число а/2 (бл а годар 51 соответствуlo ще му соединению выходов регистра 10 и входов сумматора), а также через элемент HL) 11— число /2 2 ", поскольку его выход соединен со старшим разрядом числа, записанного в сумматоре. Следовательно, одновременно к результату умножения прибавляется велиа 1 чина (--+ — 2 л).

2 2

Если константа округляется в большуюсторону, в регистре 10 содер>кится число, равное (2 "— a:), причем в старшем разряде — единица. При открытии элементов И 8. в сумматор поступает половина указаш)ого числа, т. е. величина — (2 — а). На выходе — л элемента НЕ 11 — нулевой сигнал, поэтому дополнительного подсуммирования величины 1/2 2 " к результату умножения не происходит. (2n+4) -й тактовый импульс приводит к возбуждению (2n+4) -го выхода дешифратора и появлению логической единицы на выходе элсмента ИЛИ 18. При этом происходит сдвиг влево на один разряд содержимого регистров 2 и 4. В результате в регистре 2 оказывается округленное с повышенной точностью до и ррааззрряядов произведение.

С поступлением на вход счетчика (2n+5)

ro тактового импульса на (2n+5) -м выходе дешифратора вырабатывается сигнал, по которому содержимое регистра 2 поступает на выход 7 устройства. {2n+6)-й тактовый импульс приводит к возбуждению (2л+6)ro выхода дешифратора и обнулению счетчика. На этом цикл вы пол нения операции ум поженил заканчивается.

Проведение указанных операций приводит к тому, что диапазон распределения слу5 чайной величины в, представлч)о)цей сп6 ) . ошибку, обусловленную округлением константы, сужается по сравнению с диапазоном распределения в в извес гном устройстве.

Полностью комленсиров;)ть ошибку в не представляется возможи1м нз-за случайного характера переменной х Однако, если к результату умножения прибавляется !1»вЂ” лич1ша, равная половине ошибки округления константы, длина интервала ее распредел;п а ния сокращается вдвое и составляет (— —.— ) 2 2

3то соответс гiigi. T У;,i oil!,!! Ie;!!! I:;1! Ii. !11. ) ", 01ц11бки, Был в;1!11!ОЙ ок1)у 1-.1е!Ii!i. : !.о!:i т::I< до велнчинь;

О, )2 что в 4 раза меньше, чем в извести»., y!.г.ройстве.

Дисперсия результирующей о1!11*.б)к!! III>fполнения операции умножения при этом равна я 2

0,=0,+0 = —,. -—

12 12

2 — 2л где Е4 = — — дисперсия ошибки округле12 ния результата.

Г!ри а=1/2 2

2 2л 2 2л 5

p> — 2 — 2л

48 12 48

Таким образом, предлагаемое устройство позволяет повысить точность выполнения операции умножения в 1,6 раза, при этом погрешность, вызываемая округленнем постоянной величины; уменьшается в 4 раза, Устройство для умножения на постоянную величину, содержащее два п-разрядных регистра (n — разрядность сомножителей), (n+! ) -разрядный сумматор, (л+1) -разрядный регистр суммы и блок управления, тактовый вход которого соединен с тактовым входом устройства, вход.постоягпюй величины которого соединен с информационными разрядными входами первого л-разрядного регистра, разрядные выходы суммы (а+1)разрядного сумматора соединены с входами соответствующих разрядов (n+I ) -разрядного регистра суммы, выход старшего разряда которого соединен с входом младшего разряда второго и-разрядного регистра, . выход старшего разряда которого соединен с входом признака передачи информации блока управления, первый выход которого соединен с входами сброса первого и второго

1594528

Составитель E. Мурзина

Редактор И. Горная Техред А. Кравчук Корректор А. Осауленко

Заказ 2830 Тираж 562 Подписное

ВНИг!Г!И Гос дарственного комитета IIO изобретениям и открытиям при ГКНТ СССР ! 3035, Москва, Ж вЂ” 35, Раугнская наб., д. 4 5 ! !роизво.!стнснно-издательский комбинат «Патент», г. Ужгород, ул. Гагарина, l0l п-разрядных регистров и (п + 1)-разрядного регистра суммы, вход сдвига которого соединен с входом сдвига второго и-разрядного регистра и вторым выходом блока управления, третий выход которого соединен с входами записи первого и второго и-разрядных регистров, вход переменной величины устройства соединен с информационными разрядными входами второго и-разрядного регистра, вход младшего разряда которого сеединен с выходом переноса (n+1) -разрядного сумматора, выход результата устройства соединен с разрядными выходами второго и-разрядного регистра, вход считывания которого соединен с четвертым выходом блока управления, отличающееся тем, что, с целью повьгшения точности выполнения умножения на постоянную величину, в него введены (n — 1) -разрядный регистр, две группы элементов И, элемент HE и элемент И, выход которого соединен с входом млад!него разряда первого п-разрядного регистра, разрядные выходы которого соединены с первыми входами элементов И первой группы, выходы которых соединены с соответствующими разрядными входами

5 первого слагаемого (а+1) -разрядного сумматора, разрядные входы второго слагаемого которого соединены с выходами соответствующих элементов И второй группы, выход старшего разряда (n — 1) -разрядного регистра соединен с входом элемента НЕ и первым входом элемента И, второй вход которого соединен с пятым выходом блока управления, шестой и седьмой выходы которого соединены соответственно с вторыми входами элементов И первой и второй групп, выход элемента НЕ и разрядные выходы (n — 1) -разрядного регистра соединены с первыми входами соответствующих элементов И второй группы, вход постоянной величины устройства соединен с информационными разрядными входами (n — ) -разряд20 ного регистра.