Устройство для деления чисел

 

Изобретение относится к вычислительной технике и может быть применено в быстродействующих вычислительных устройствах для выполнения операции деления чисел. Цель изобретения является сокращение количества оборудования устройства. Устройство содержит два регистра 1-2 остатка, регистр 3 делителя, регистр 4 частного, блок 5 деления усеченных чисел, состоящий из сумматора 6 принудительного округления делителя, узла 7 вычисления обратной величины, вычислителя 8 и узла 9 умножения, блок 10 умножения, три вычитателя 11-13, два коммутатора 14-15, узел 16 коррекции частного и блок 17 управления. С помощью нововведенных в блок деления усеченных чисел узла вычисления обратной величины и узла умножения, а также за счет использования соответствующей системы связей обеспечивается положительный эффект, заклфчающийся в сокращении количества оборудования устройства. 1 з.п.ф-лы, 2 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛ ИСТИЧЕСНИХ

РЕСПУ БЛИН (19) (11) А1 (51)5 0 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ ь

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И (ЛНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4622432/24-24 (22) 21.12.88 (46) 23.07 ° 90. Бюл. У 27 (72) А.Г.Батюков и А.А.Шостак (53) 681.325 (088.8) (56) Патент США У 3234367, кл. 235-156, 1962.

Авторское свидетельство СССР

М 1247862, кл. G 06 F 7/52, 1985.

Авторское свидетельство СССР

М 1429109, кл. G 06 F 7/52, 1985. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ЧИСЕЛ (57) Изобретение относится к вычислительной технике и может быть применено в быстродействующих вычислительных устройствах для выполнения операции деления чисел. Целью изобретения является сокращение количества оборудования устройства. Устройст2 во содержит два регистра 1-2 остатка, регистр Э делителя, регистр 4 частного, блок 5 деления усеченных чисел, состоящий из сумматора 6 принудительного округления делителя, узла 7 вычисления обратной величины, вычислитепя 8 и узла 9 умножения, блок 10 умножения, три вычитателя

11-13, два коммутатора 14-15, узел

16 коррекции частного и блок 17 управления. С помощью нововведенных в блок деления усеченных чисел узла вычисления обратной величины и узла умножения, а также за счет использования соответствукщей системы связей обеспечивается положительный зффект, заключающийся в сокращении количества оборудования устройства. 1 з.п. ф-лы, 2 ил.

1580353

Изобретение относится к вычислительной технике и может быть применено в быстродействующих арифметических устройствах для выполнения операции деления чисел.

Целью изобретения является сокращение количества оборудования.

На фнг.I приведена структурная схема устройства для деления чисел;, ; на фиг. 2 — схема блока управления.

Устройство для деления чисел содержит первый 1 и второй 2 регистры остатка, регистр 3 делителя, регистр

4 частного, блок 5 деления усеченных чисел, содержащий сумматор 6 принудительного округления делителя, узел

7 вычисления обратной величины, нычитатель 8 и узел 9 умножения, блок .!О умножения, первый 11, второй 12 и третий 13. вычитатели, первый 14 и второй 15 коммутаторы, узел 16 коррекции частного, блок !7 управления, вход 18 данньпс, вход 19 синхронизации устройства, вход 20 логической единицы устройства, выходы 21 остатка и 22 частного устройства соответственно, выходы 23 разрядов первого регистра остатка, выходы 24 старших разрядов первого регистра остатка, выходы 25 разрядов второго регистра остатка, выходы 26 старших разрядов второго регистра остатка, выходы 27 разрядов регистра делителя, выходы

28 старших разрядов регистра делителя, выход 29 сумматора принудительного округления делителя, выход 30 узла вычисления обратной величины, выходы 31 младших разрядов вычитателя блока деления усеченных чисел, - выход 32 старшего разряда вычитателя блока 5, выход 33 узла умножения, выходы 34 узла умножения, кроме старшего разряда, выход 35 старшего разряда узла умножения, выходы 36 младших разрядов регистра частного, выходы

37 узла коррекции частного, выходы

38 первой группы блока умножения, в1псоды 39 второй группы блока умножения, выходы 40 разности первого вычитателя, выходы 41 заема первого вычитателя, выходы 42 третьего вычитателя, вьйсод 43 второго коммутатора, выход 44 первого коммутатора, выход

45 заема третьего вычитателя,с первого но шестой выходы 4651 блока управления. Блок управления (фиг,2) содержит счетчик 52, дешифратор 53, элемент HE 54, с. первого по пятый элементы И 55-59, элементы ИЛИ 60-61, Рассматривается функциональное назначение и реализация основных узлов и блоков предлагаемого устройства для деления чисел.

Первый регистр 1 остатка (и+2)разрядный, из которых два разряда расположены слева от,запятой и и разрядов ." справа от зайятой. В исходном состоянии в этом регистре хранится и-разрядный двоичный код делимого беэ знака (в младших его п-разрядах), а в процессе деления в него записываются значения разности очередных остатков, формируемых в устройстве в двухрядном коде (в виде двух чисел: первое число является поразрядной разностью остатка, а второе — поразрядным его заемом).

Второй регистр 2 остатка содержит (n+)) разрядов, из которых два расположены слева от запятой, а осталь25 ные - справа. В исходном состоянии этот регистр .обнулен. Регистры 3 и 4 делителя и частного п-разрядные,причем s регистре 3 делителя все разряды расположены справа от запятой, 30 а в регистре 4 частного один разряд находится слева от запятой, а (и-1) разрядов - справа от запятой. В регистре 3 делителя в исходном состоянии хранится и-разрядный двоичный

35 .код делителя беэ знака. Регистр 4 частного в исходном состоянии не об- . нуляется.

Разумеется, что разрядность указанных регистров.и расположение в

40 них инфоРмации может быть и несколько иной. Предполагается, что регистры 1-4 построень! на:основе двухтактных синхронных D-.òðèããåðîâ с асинхронными установочными входами. Ре45 гнстр 4 частного имеет цепи однотактного сдвига влево на (1с-1 ) разрядов °

В блоке 5 деления. усеченных чисел. формируется k двоичных цифр частного. Формирование k цифр частного в каждом такте работы устройства для деления производится путем умножения в узле 9 значения однорядного кода усеченного остатка, сформированного на выходах 31 младших разрядов вычитателя 8, иа значение старших разрядов обратной величины усеченного делителя, сформированной на выходах

30 узла 7"вычисления обратной величины. Чтобы устранить возможность

Х„-2

-(k+5! ((-1)

У +2-(1 +3)

Y х(Х,-2)(2

5 158 получения в устройстве k цифр частного с избытком значение старших разрядов делителя, хранимого в регистре

3 делителя, увеличивается на единицу младшего разряда в сумматоре 6 принудительного округления делителя, а значение однорядного кода усеченно го остатка, формируемого в вычитате-. ле S rro значению старших разрядов двухрядного кода остатка, хранимого в регистрах и 2, уменьшается на единицу .младшего разряда в вычитателе 8.

Определяется какое число старших разрядов делителя, остатка и обратной величины принудительно округленного усеченного делителя необходимо обрабатывать в блоке 5, чтобы получить на выходах 33 узла 9 значение k цифр частного с точностью до единицы их младшего разряда. Это число, в первую очередь, зависит от диапазона значений делимого Х и делителя

Y. Пусть делимое Х и делитель Y есть нормализованные положительные двоичные дроби, т,е, 1/2 < Х <1 и 1/2%(1 .

Разумеется, что зто справедливо только на первом такте деления. В дальнейшем же, когда в роли делимого выступают промежуточные остатки, возможно нарушение нормализации делимого как влево, так и вправо. В общем случае делимое Х в устройстве может изменяться в пределах 06 Х (2Y. По казывается, что при принятых допущениях для получения на выходах 33 k двоичных цифр частного с точностью

L до единицы их младшего разряда достаточно обрабатывать (k+4) старших разрядов остатка Х (один разряд слева от запятой и (k+3) разряда справа от запятой), (k+3) старших разрядов делителя Y (все разряды расположены справа от запятой) и (k+2) старших разряда обратной величины принудительного округленного усеченного делителя (один разряд слева от запятой и (k+1)-разряд справа от запятой).

Действительно, пусть Х, — значение старших (k+4) разрядов приведенного остатка Х; Y1 — значение старших (k+3) разрядов делителя У; С, значение старших (k+2) разрядов обратной величины С принудительного округленного усеченного делителя.

Тогда (Х -р) — значение усеченного остатка, полученного приведением к

0353 6 однорядному коду старших разрядов двухрядного кода остатка и уменьшенное на единицу младшего разряда, где р - величина, на которую отли5 чается значение усеченного остатка, полученного приведением к однорядному коду старших разрядов двухрядного коца остатка и уменьшенное на единицу младшего разряда, от значения старших разрядов остатка, получаемого приведением к однорядному коду всех п разрядов двухрядного кода остатка, С = С-С, Х = Х-Х, f 5 Y = Y-Y — 3HaweHHe младших разря"1 дов обратной величины, остатка и делителя соответственно. Показывается, что абсолютная погрешность Я (разность между значением частного, 20 полученным при делении и-разрядных чисел, и значением частного, полученным путем умножения значения старших (k+4) разрядов однорядного кода остатка, полученного при приведении к

25 однорядному коду старших (k+4) разрядов двухрядного кода п-разрядного остатка и уменьшенного на единицу младшего разряда с весом 2

Х

35 - У вЂ” 1

О < Я вЂ” - - (Х вЂ” р) (С вЂ” С )<2 -(! - !

Выполнение левого условия очевидно, поэтому ограничивается лишь доказательство неравенства

40 Х

Я= — —.— (X, — р) (С вЂ” С ) z 2

Максимальная погрешность будет в том случае, когда Р = Р = 2 (" 1, С = С „, „= С . С учетом это-(k+3) го, а также того,что С = 1/(Y, +2 ), получается х -h+з!

so (Х вЂ” 2 ) ° (! /(Y + т

+ 2 ) — 2 !(2

-(4+3! -(k41) 1 -(k 1) 1580353

15 — fc -(4i Ц

<2 Y(Y,+ 2 ) или что

Х., (2+

Для доказательства этого неравен- ства достаточно доказать следующую систему неравенств:

Х Х вЂ” 2 ( — -(2

Y (g5)

1 (), + s) -(k+ э) 2 (Х вЂ” 2 )c2

Нетрудно видеть, что левая часть в первом неравенстве принимает максимальное значение, когда У О, те. Y = Y,, Х = Х м„„с= . (М1,З) — 2 Х = Х = 2У-2 " . С учетом маркс этого первое неравенство можно представить в виде

X(Y, +2 -Y(X-2 )c

+У, ° 2 <2 Y (Y,,+2 ) Последнее неравенство будет выполняться, если справедливо следующее

4У 2 У . 2" (11 k+>)

t 1

<г-"У,(Y, + 2 " ")

Y 7 2 - 2(k43)

Второе неравенство, приведенной вы-40 ше системы, можно переписать в виде

Эти соотношения выполняются при 45 всех значениях делителя У, заключенного в пределах 1/2 4У <1 . Таким образом, при принятых разрядностях,обрабатываемых в блоке 5, деление усеченных чисел операндов, значение k-разрядного частного, получаемого на выходах 33 узла 9 умножения, мо- жет быть либо равно значению старших k разрядов частного, получаемому при делении п-разрядных чисел, либо меньше его на единицу младшего

-(а Л) разряда с весом 2

Все узлы блока 5 комбинационного типа. В сумматоре 6 осуществляется принудительное округление делителя

У путем прибавления к значению его старших (k+3) разрядов, поступающих на входы сумматора 6 с выходов 28 регистра 3, единицы в их младший разряд (сигнал логической единицы постоянно подается на

Ф вход переноса сумматора 6 с входа 20 устройства). На выходах 29 сумматора б образуется (k+4)-разрядный результат (один разряд слева от запятой, остальные — справа от запятой).

В узле 7 вычисляются (k+2) старших разряда обратной величины (один разряд слева от запятой, остальные— справа от запятой) принудительно округленного в сумматоре б делителя.

Этот узел может быть синтезирован по соответствующей таблице истинности либо в виде некоторого логического шифратора, либо на ПЗУ, либо как это описано в известных источниках. В первых двух случаях возможна совместная реализация сумматора 6 и узла 7.

С помощью вычитателя 8 осуществляет-, ся приведение (k+5). старших разрядов (два разряда слева от запятой, остальные — справа от запятой) двухрядного кода остатка, хранимого в регистрах 1 и 2, к однорядному коду с принудительным уменьшением этого значения на единицу его младшего разряда (для этого на вход заема вычитателя 8 через вход 20 устройства постоянно подается сигнал логической единицы). На выходах 31 вычитателя

8 формируются младшие (1+4) разряда разности (один разряд слева, остальные — справа от запятой), à íà его выходе 32 образуется один самый старший разряд этой разности. Отмечается, что на входы вычитателя 8 подаются не (k+4) старших разряда двухрядного кода остатка, как это было показано выше, а (k+5) старших разрядов.

Это связано с необходимостью обеспечения правильного функционирования устройства в случае, когда при нуле вом значении старших разрядов остат,ка за счет принудительного уменьше.ния этого значения на единицу млад шего разряда на выходах вычитателя

8 образуется единичный код 111...1,. В узле 9 осуществляется перемножение двух сомножителей: первый сомножитель поступает на входы узла 9 с выхлудов 30 Узла 7 и содержит (1 +2) раз ряда, а второй сомножитель подается

1580353

50

55 на входы узла 9 с выходов 31 вычитателя 8 и содержит (1+4) разряда.

На выходы 33 узла 9 поступают только старших разрядов произведения (один разряд слева от запятой, остальные— справа), которые и являются очередными цифрами частного. Узел 9 может быть разработан хорошо известными методами.

В блоке 10 умножения осуществляется перемножение (k-1) младших разрядов k-разрядного частного, сформированных на выходах 34 узла 9 и поступающих на входы второй группы блока

10, и п-разрядного делителя, хранимбго в регистре 3 и поступающего на входы первой группы блока IO умножения с выходов 27 разрядов регистра

3. На выходах 38 и 39 первой и второй групп блока 10 образуется произведение в двухрядном коде.

Первый вычитатель 11 комбинационного типа построен по принципу запоминания заема. Как и в известном устройстве он может быть реализован на основе (п+!)-одноразрядного двоичного вычитателя. В вычитателе 11 осуществляется вычитание из разности, сформированной на выходах 43 второго коммутатора 15, произведения делителя на (k-1) младших разрядов k-разрядного частного. Результат этого вычитания получается на выходах разности 40 и заема 41 вычитателя !l в двухрядном коде.

Второй 12 и третий !3 вычитатели комбинационного типа с ускоренным распространением заема. С помощью второго вычитателя 12 двухрядный код остатка, хранимый в первом 1 и втором 2 регистрах остатка в виде разности и заема, преобразуется в однорядный код, из которого далее в третьем вычитателе 13 вычитается делитель, хранимый в регистре 3.

С помощью второго коммутатора 15 осуществляется передача на входы уменьшаемого.первого вычитателя !l и на информационные входы третьей группы первого коммутатора 14 либо значения разности с выходов второго вычитателя 12, когда на выходе 45 заема старшего разряда вычитателя 13 присутствует сигнал логической единицы (разность на выходах 42 отрицательная), либо значения разности с выходов 42 третьего вычитателя 13, когда на выходе 45 заема старшего разряда

45 вычитателя 13 присутствует .сигнал логического нуля (разность на выходах

42 положительная). Таким образом, на выходах 43 второго коммутатора 15 формируется остаток такой, какой он получается в процессе деления по методу с восстановлением остатка при определении одной цифры частного.

Коммутатор 15 может быть реализован на элементах 2И-2ИЛИ.

С помощью первого коммутатора 14 осуществляется передача на информационные входы первого регистра 1 остатка либо значения делимого с входа

18 данных устройства, когда на третьем выходе 48 блока 17 управления присутствует сигнал логической единицы, либо значение разности с выходов 40 первого вычитателя 11, когда на втором выходе 47 блока 17 управления формируется сигнал логической единицы, или же значения,образованного на выходах 43 второго коммутатора 15, когда на первом выходе 46 блока 17 управления присутствует сигнал логической единицы.

Первый коммутатор 14 может быть реализован на элементах 2И-3 KIH.

Узеп 16 коррекции частного предназначен как для коррекции, в случае необходимости, (k-1) младших разрядов частного, образованного в предыдущем такте работы устройства, так и для коррекции k-цифр частного, сформированных в текущем такте на выходах 33 узла 9 . Коррекция (1 -1 ) младших разрядов частного,полученного в предыдущем такте, осуществляется только тогда, когда сигнал заема на выходе 45 старшего разряда третьего вычитатепя 13 соответствует уровню логического нуля, а коррекция

k öHôð частного, образованных в текущем такте, производится тогда,когда сигнал на втором выходе 47 блока

17 управления соответствует уровню логического нуля, причем k-цифр частного, сформированных в текущем такте, приводятся в результате коррекции из вида OXXX...Х к виду

1х

i000...О иии ив вида ХХХ...X u

I \а виду 000...0. Последний случай в раlX боте устройства возможен тогда, когда на выходе 32 вычитателя 8 сформи1 580 ровался сигнал логической единицы, Как в известном устройстве узел 16 частного может быть построен с использованием k-разрядного двоичного сумматора, k элементов И и элемента НЕ.

Блок 17 управления координирует работу всех узлов. и блоков устройства при выполнении на нем операции делений чисел.

Устройство для деления чисел работает следующим образом.

Пусть в исходном состоянИи на вхо-. де 18 данных устройства присутствует и-разрядный двоичный код делителя без знака. Тогда по первому импульсу на входе 19 синхронизации устройства на четвертом 49 и пятом

50 выходах блока 17 управления (фиг.2) формируются управляющие импульсы, по которым осуществляется ь запись п-разрядного кода делителя в регистр 3 с входа 1 8 данных устройства и обнуление регистров 1 и 2 остатка. По истечении действия первого импульса на входе 19 синхрониза" ции устройства появляется потенциал логической единицы на третьем выходе

48 блока 17 управления, так как по первому синхроимпульсу его счетчик

52 переключился из состояния "0" в состояние "1".. Под действием этого управляющего потенциала первый коммутатор 14 пропускает на информационные входы регистра 1 значение и-разрядного кода делимого с входа 18 данных устройства (предполагается, что код делимого поступает на вход !8 сразу же после записи кода делителя в регистр 3). Далее, так как в регистрах 1 и 2 остатка хранятся нулевые коды, то на выходе 32 старшего разряда вычитателя 8 блока 5 формируется потенциал логической единицы,который, поступая в блок 17 управления через его элементы НЕ 54"и И 59, устанавливает на втором выходе 47 блока 17.потенциал логического нуля, а через элемент ИЛИ 61 подготавливает к срабатыванию по синхроимпульсу элемент И 58. Под действием потенциала логического нуля на выходе 47 блока 17 управления на выходах (k-. 1) младших разрядов выхода 37 узла 16 коррекции частного формируется нулевой код . С приходом второго импульса на вход 19 синхронизации устройства осуществляется запись и-разрядного

353 12 кода делимого в регистр 1 (делимое эаписывается в п младших разрядов регистра 1 с одновременной записью

5, в два его старших разряда нулей), обнуление регистра 2 (так как по второму синхроимпульсу на четвертом выходе 49 блока 17 сформирован управляющий импульс) и запись в (k-1) !

О младших разрядов регистра 4 нулевого кода:(в старшие разряды регистра

4 одновременно записывается некоторая. произвольная информация), а также переключение счетчика 52 блока 17 в состояние "2". По истечении второго импульса на входе 19 синхронизации устройства подготовительный этап, включающий два такта, заканчивается и далее выполняется собственно деле20 ние, в процессе которого за ш тактов формируется Pm(k-1 )+1 g двоичных цифр частного.

Рассматривается более детально работа устройства в течение одного

25 1 ro такта собственно деления (f < (i (ш). По значению старших разрядов. текущего остатка, хранимого в регистрах 1 и 2 в двухрядном коде, и по значению старших разрядов дели3g теля, хранимого в регистре 3 делителя, на выходах 33 узла 9 умножения блока 5 деления усеченных чисел формируется k очередных двоичных цифр частного с точностью до единицы их младшего разряда (это значение является либо точным, либо меньше истинного на величину 2 (," ).Сформировайные на выходах 34 (k-I) младших разрядов k-разрядного частного

4О (их значение обозначается через

$c -1

Z.. ) поступают .в"-узел -16 коррек 1 ции частного и одновременно на входы второй группы блока 10 умножения, на выходах 38 и 39 которого образу45 ется в двухрядном коде произведение

Y - Е ; . На выходах 43 второго коммутатора 15 образуется разность

В,. = В ., — У Z "I (В;, - значение

5О текущего остатка в однорядном коде на выходах второго вычитателя 12, Е 1 — значение старшего разряда

1 .k-разрядного частного, которое определяется по знаку разности R;

= R I„"Ó, сформированной на выходах

42 третьего вычитателя 13) Если сигнал на выходе 45 заема старшего разряда третьего вычитателя 13 равен логической единице, то Е1, = О, в, l3 158035 противном случае Е ".!= 1. На выходах !

40 и 41 первого вычитателя 11 формируется в двухрядном коде разность

i/i r (Ic -fl

R; = R ; — Y ° Z 1 = Я ; — Y x (il (ь - (1 ,xz;-Yz1=R1-Z;Y. (/

Если разность В; = R 1-1- Y» сформированная на выходах 42 третьего вычитателя 13, положительная (т.е. старший разряд k-разрядного частного

Z,,l равен единице), а старший разряд k-разрядного частного, сформированного в блоке 5 деления усеченных чисел, равен нулю (этот разряд с выхода 35 узла 9 поступает в блок 17 управления), то в i-m такте на втором выходе 47 блока l 7 управления формируется потенциал логического нуля, по которому, а также по сигналу на выходе 45 вычитателя 13, в блоке 16 коррекции частного окончательно формируется k-разрядное частное в виде

100...0 а в качестве очередного ос- — - —

Ь. татка первым коммутатором 14 с разрешения потенциала логической единицы на первом выходе 46 блока 1 7 управления выбирается разность R .Зна(!

1 чение этой разности записывается в первый регистр 1 остатка со сдвигом на (k-1) разрядов влево„ а второй регистр 2 остатка при этом обнуляется (на четвертом выходе 49 блока 1 7 управления в этом случае присутствует потенциал логической единицы).Во всех других случаях в качестве очередного остатка выбирается разность

III

В, значение которой в виде двух чисел (разности и заема) записывается соответствующим образом со сдвигом влево на (k-1 ) разрядов в первый и второй регистры 1 и 2 остатка.При этом в узле 16 образуется k-разрядное частное такое же, какое оно сформировано на выходах 33 блока 5 (коррекция частного не производится) .

Аналогичным образом устройство работает и в других тактах.

Как особый случай рассматривается ситуация, когда на выходе 32 старmего разряда вычитателя 8 формируется сигнал логической единицы. В этом случае и на выходе 45 третьего вычитателя 13 обязательно сформируется сигнал логической единицы. Под действием этих единичных сигналов, которые поступают в узел 16 и блок 17 управ10

3 !4 ления, в регистр 1 запишется со сдвигом влево на (k-1) разрядов разность, сформированная на выходах второго вычитателя 12, регистр 2 установится в нулевое состояние, а в узле 16 коррекции частного будет сформирован нулевой код очередного k-разрядного частного.

Формула изобретения

1. Устройство для деления чисел, содержащее два регистра остатка, регистры делителя и частного, блок деления усеченных чисел, содержащий сумматор принудительного округления делителя и вычитатель, блок умножения, три вычитателя, дна коммутатора, узел коррекции частного и блок управления, причем нход данных устройства соединен с информационным входом регистра делителя и с первым информационным входом первого коммутатора, второй информационный вход которого соединен с выходом разности первого вычитателя, вход уменьшаемого которого соединен с выходом второго коммутатора и с третьим информационным входом первого коммутатора, выход которого соединен с информационным входом первого регистра остатка, выход которого соединен с входом умньшаемого второго вычитателя, вход вычитаемого которого соединен с выходом второго регистра остатка, информационный вход которого соединен с выходом заема перного вычитателя, входы вычитаемого и заема которого соединены с первым и вторым .выходами произведения блока умножения, первый информационный вход которого соединен с выходом регистра делителя и входом вычитаемого третьего вычитателя, вход уменьшаемого которого соединен с выходом второго вычитателя, первым информационным входом второго коммутатора и выходом остатка устройства, второй информационный вход второго коммутатора соединен с выходом разности третьего вычитателя, выход заема которого соединен с управляющим входом второго коммутатора и перными управляющими входами узла коррекции и блока управления, вход синхронизации которого соединен с входом синхронизации устройства и входами синхронизации первого и второго регистров остатка и

l5 1580353 регистра частного, выход младших раз- входом узла вычисления обратной велирядов которого соединен с первым ин- чины, выходы старшего разряда узла формационным входом узла коррекции умножения и заема вычитателя блока частного, выход младших разрядов ко- деления усеченных чисел соединены с торого соединен с информационным вхо- вторым и третьим управляющими входа-

5 дом регистра частного, выход которо- ми блока управления соответственно, го соединен с выходом частного уст- второй управляющий вход узла коррекройства, выход старших разрядов реги- ции соединен с вторым управляющим стра делителя соединен с входом сум- 1О входом первого коммутатора. матора принудительного округления, 2. Устройство по п.1, о т л и вход переноса которого соединен с ч а ю щ е е с я тем, что блок упвходом заема вычитателя блока. деле- равления содержит счетчик, дешифрания усеченных чисел и входом логичес- тор, элемент НЕ, пять элементов И и кой: единицы устройства, входы умень- 15 два элемента ИЛИ, причем выход счетшаемого и вычитаемого вычитателя бло- чика соединен с входом дешифратора, ка деления усеченных чисел соединены .первый выход которого соединен с с выходами старших разрядов первого первыми входами первых элементов И и и второго регистров остатка соответ- ИЛИ, второй выход дешифратора соеди" ственно, первой, второй и третий вы- 3) нен с инверсным входом второго элеходы блока управления соединены соот- мента И и третьим выходом блока,треветственно с первым, вторым и третьим тий выход дешифратора соединен с перуправляющими входами первого коммута- вым входом третьего элемента И,второй тора, четвертый выход блока управле- вход которого соединен с входом синхния соединен с входом установки в 25 ронизации блока, с выходом синхрони"0" второго регистра остатка, пятый зации счетчика, первьм входом четвервыход блока управлс чя соединен, того элемента И и вторым входом пер- с синхровходом регистра делителя и вого элемента И, выход которого соес входом установки в "0" первого ре динен с пятым выходом блока, первый гистра остатка, второй информационный 30 и второй управляющие входы блока соевход блока умножения соединен с вто- динены с первым и вторым входами втоpbm информационным входом узла коррек- Рого элемента ИЛИ, выход которого соеции частного, шестой выход блока уп динен с первым входом пятого элемента равления соединен с выходом сигнализа И, второй вход которого соединен с ции окончания деления, о т л и ч а ю выходом элемента НЕ, вход которого щ е е с я тем, что, с целью сокраще соединен с третьим управляющим, входом ния количества оборудования, блок блока, прямой выход пятого элемента

Деления усеченных чисел содержит И соединен с вторым выходом блока, узел вычисления обратной величины и инверсный выход пятого элемента И соеузел умножения, первый и второй ин- 4О динен с вторыми входами второго элеформационные входы которого соединены мента И, первого элемента ИЛИ, с выходами узла вычисления .обратной выход которого соединен с втовеличины и выходом разности вычита- °: рым входом четвертого элемента теля блока деления усеченных чисел И, выход котоРого соединен с четверсоответственно, выходы разрядов,кра- 45 тым выходом блока, Выход второго ме старшего, узла умножения соедине- элемента Й соединен с первым выходом ны с вторым информационным входом блока, выход третьего элемента И соеблока умножения, выход сумматора при- динен с входом установки в "0" счетнудительного округления соединен с чика и шестым выходом блока.

)5S0353

Составитель Н. Маркелова

ТехРед Л. Сердюкова

РеЯактор P.Ãåðáåð

Корректор Э.Лончакова

Закаэ 20l2 . Тираж 564 Подписное

ВНИИПИ Государственного комитета по иэобретениям и открытиям при ГКНТ СССР

f33035, Москва, Ж-35, Раувская наб., д. 4/5

Прбиэводственно-иэдательский комбинат Патент, г.ужгород, ул. Гагарина, It ll

101