Цифровой обнаружитель-измеритель частоты

 

Изобретение относится к радиоизмерительной технике и может использоваться для выделения и измерения частоты сигнала в шумах. Целью изобретения является расширение полосы рабочих частот. Цифровой обнаружитель-измеритель частоты содержит вход 1, выход 2, компаратор 3, счетчик-делитель 4, синхронизатор 5, счетчики 6, 8, регисторы 7, 11, 14, 16, 18, 20, 24, сумматоры 12, 17, коммутаторы 13, 22, постоянное запоминающее устройство 15, оперативное запоминающее устройство 19, квадратор 21, блок 25 сравнения и элемент ИЛИ 26. Введение дополнительных регистров 27, 28, 31, дополнительных сумматоров 29, 32, дополнительного постоянного запоминающего устройства 30, делителя 33 и ключа 34 позволяет расширить полосу рабочих частот в √2 раз без существенных потерь чувствительности. 6 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛ ИСТИЧЕСНИХ

РЕСПУБЛИК (51) 5 G 01 R 23/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ . Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ, (61) 1092733

1(21) 4498698/24-21 (22) 26.10.88 (46) 07.10.90. Бюл. и 37 (72) В.А. Волохов, A.Н. Зайченко, А.Г. Кротенко и В.В. Пис корж (53) 621.317 (088.8) (56) Авторское свидетельство СССР

И 1370584, кл. G 01 R 23/00, 1988.

Авторское свидетельство СССР

Ф 1092733, кл. G 01 R 23/00, 1986. (54) ЦИФРОВОЙ ОБНАРУЖИТЕЛЬ-ИЗМЕРИTE×Ü ЧАСТОТЫ (57) Изобретение относится к радиоизмерительной технике и может использоваться для выделения и измерения частоты сигнала в шумах. Целью изобретения является расширение поло„.Я0„„1597760 A 2

2 с ы рабочих частот . Цифр ов ой об нар ужитель-измеритель частоты содержит вход 1, выход 2, компаратор 3, счетчик-делитель 4, синхронизатор 5, счетчики 6, 8, регистры 7, 11, 14„

16, 18, 20, 24, сумматоры 12, 17, коммутаторы 13, 22, постоянное запоминающее устройство 15, оперативное запоминающее устройство 19, квадратор 21, блок 25 сравнения и элемент

ИЛИ 26. Введение дополнительных регистров 27, 28, 31, дополнительных сумматоров 29, 32, дополнительного постоянного запоминающего устройства

30, делителя 33 и ключа 34 позволяет расширить полосу рабочих частот в ф

1/2 раз без существенных потерь чувствительности. 6 ил.

1597760

Изобретение относится к радиоизмерительной технике, может ис.пользоваться для выделения и измерения частоты сигнала в шумах и яв5 ляется усовершенствованием изобретения по авт. св. Р 1092733.

Цель изобретения — расширение полосы рабочих частот.

На фиг. 1 представлена структурная схема цифрового обнаружителя-измерителя частоты; на фиг.2 — структурная схема синхронизатора; на фиг.3-5— временные диаграммы, поясняющие работу устройства; на фиг.6 — зависимость квадрата модуля комплексного корреляционного интеграла от частоты входного сигнала.

Цифровой обнаружитель-измеритель частоты содержит между первым входом

1 и.выходом 2 последовательно соединенные компаратор 3, счетчик-делитель 4, синхронизатор 5, счетчик 6

1 и регистр 7 последовательно соедиt ненные счетчик 8, вход которого, 25 объединенный с вторым входом 9 синхронизатора 5, является вторым входом 10 устройства, регистр 11, сумматор 12, коммутатор 13, второй вход которого соединен с выходом счетчика

8, регистр 14, выход которого дополнительно соединен с вторым входом сумматора 12, постоянное запоминающее устройство 15, регистр 16, сумматор

17, регистр 18, оперативное запоминающее устройство 19, регистр 20, вы35 ход которого дополнительно соединен с вторым входом сумматора 17, квадратор 21, коммутатор 22, второй вход которого является входом 23 установки порога обнаружения, регистр 24, блок 25 сравнения, выход которого дополнительно соединен с синхронизирующим входом регистра 7, а второй вход соединен с выходом квадратора 21, и элемент ИЛИ 26, выход которого соединен с синхронизирующим входом регистра 24, а также последовательно соединенные дополнительный регистр

27, вход которого объединен с входом квадратора 21, дополнительный регистр

28, дополнительный сумматор 29, второй вход которого объединен с входом дополнительного регистра 27, дополнительное постоянное запоминающее устройство 30, дополнительный регистр

31, дополнительный сумматор 32, второй вход которого соединен с выходом дополнительного постоянного запоминающего устройства 30, делитель 30 и ключ 34, выход которого объединен с выходом квадратора 21, причем синхронизирующие входы регистров 11, 14, 16, 18 и 20, управляющие входы постоянного запоминающего устройства 15, квадратора 21, коммутаторов 13 и 22, вход установки режима и адресные входы оперативного запоминающего устройства 19, второй вход элемента

ИЛИ 26, стробирующий вход блока 25 сравнения, вход предварительной установки счетчика 6 соединены соответственно с второго 35,2 по пятнадцатый 35.15 выходами синхронизатора

5, а синхронизирующие входы дополнительных регистров 27,.28 и 31, управляющий вход ключа 34 и второй управляющий вход квадратора 21 соединен соответственно с первого 35.16 по пятый 35.20 дополнительными выходами синхр они зат ора 5.

1(вадратор 21 состоит из постоянного запоминающего устройства 36, регистра 37, сумматора 38 и ключа

39. Синхронизатор 5 содержит последовательно соединенные элемент ИЛИ 40, счетчик 41, регистр 42, постоянное запоминающее устройство 43 и регистр

44, выходы которого являются выходами 35.1-35.20 синхронизатора 5, причем выход переноса счетчика 41 соединен с первым входом элемента ИЛИ 40, а синхронизирующие входы регистров

42 и 44 — с выходом элемента ИЛИ 40, а также счетчик-делитель 45, D-триггер 46, синхронизирующий вход которого соединен с выходом счетчика-делителя 45, а на D-вход подан уровень логической единицы, D-триггер 47, В-триггер 48, D-вход которого, объединенный с К-входом D-триггера 46 и первым управляющим входом постоянного запоминающего устройства 43, соединен с выходом D-триггера 47, а выход — с вторым управляющим входом постоянного запоминающего устройства

43, D-триггер 49, íà D-вход которого подан уровень логической единицы, а синхронизирующий вход является первым входом 50 синхронизатора 5, и

D-триггер 51, D-вход которого соединен с выходом D-триггера 49, а выход — с синхронизирующими входами

D-триггеров 47 и 48 и входами установки в нуль счетчика 4 1 и D-триггера 49, причем объединенные второй вход элемента ИЛИ 40, синхронизи1597760 где ЙС =f „+

1-1

+ -- — gf

2 основные рабочие частоты;

1 — порядковый номер ос новных рабочих частот;

L=F/d f +1 — количество основных

10 рабочих частот;

F — ширина полосы рабочих частот; — шаг сетки основных рабочих частот; „ E (О,Т) — моменты поступления синхронизированных импульсов нуль-пересечений; — номер синхронизированного импульса нульпересечений;

N — количество синхронизированных импульсов нуль-пересечений;пос25 тупивших в течение интервала наблюдения (О,Т), во-вторых, в формировании по простой интерполяционной формуле комплексного корреляционного интеграла на дискретном множестве дополнительных рабочих частот f p, (1=.2,4,6,..., 2L-2), лежащих посредине между основными рабочими частотами:

af = 1/Т

n=1,2,...,N

1 = 2,4,6,..., 21;2, (2) в-третьих, в формировании квадратов модулей комплексного корреляционного интервала на дискретном множестве всех рабочих частот (3) С 2 (4) 1=2,4,6,...,2L-2, 50 в-четвертых, в сравнении Z(f <) с порогом обнаружения Z „и нахождении частоты f которой соответствует наибольшее значение Е(ГС), среди превысивших порог Е „обнаружения значений. Это значение 2 С является оценкой частоты обнаруженного сигнала. н

2 е

Я=1

Е-

g )" и

1=1,3,5,...,2L-1, рующие входы счетчика-делителя 45 и

D-триггера 51 образуют второй вход

9 синхр они затора 5.

Обнаружитель-измеритель частоты работает следующим образом.

На вход 1 обнаружителя-измерителя частоты поступает смесь полезного сигнала с шумом, прич ем частота входного сигнала fz c (f и, f g+F), где „наименьшее значение частоты входного сигнала; F — диапазон неопределенности частоты входного сигнала.

Компаратор 3 формирует импульсы нуль-пересечений с частотой входного сигнала, фронта которых совпадают с моментами пересечения входным сигналом нулевого уровня с положительной. производной. Импульсы нуль-пересечений поступают на вход счетчикаделителя 4, который осуществляет деление частоты их следования в целое число раз, определяемое отношением к диапазону F частот входного сигН нала. Прореженные таким образом импульсы нуль-пересечений поступают с периодом следования Т„= 1/F на . вход 50 синхронизатора 5, на вход 9 которого поступают тактовые импульсы с частотой следования Й»f„+F, поступающие также на вход счетчика

8. В синхронизаторе 5 тактовые импульсы и прореженные импульсы нуль пересечений взаимно синхронизируются путем задержки последних на время, н е пр евышающе е шаг а к в а нт ова ния

at=1/f, Синхронизированные импульсы нуль-пересечений совместно с другими выходными импульсами синхронизатора

5 поступают в соответствующие моменты 40 времени на входы узлов обнаружителя и управляют его работой.

Алгоритм обработки последовательности синхронизированных импульсов нуль-пересечений заключается во-перУ

45 выл, в формировании на интервале и наблюдения (О,Т) комплексного корреляционного интеграла на дискретном множестве основных рабочих частот

Z(f ) =1Y(f<)l, 1=1,3,5, ° ° .,2L-1

1597760

Максимальное возможное значение количества L рабочих частот определяется величиной Т и временем формирования и сложения с содержимым накопителя одного значения экспонен31йЕГ 4 „ ты е, зависящим от быстродействия применяемой элементной базы

L< Т / = — — — —. рл

Таким образом, максимально возможная ширина полосы рабочих частот в известном устройстве

1.5

Р- Ь .4й — — „— —, т.е. бф

df

F 4

Ьф (5)

При фиксированном значении полоса F зависит только от шага d f сетки рабочих частот. В известном устройстве шаг 1/2Т выбран в два раза меньше максимально допустимого согласно теореме Котельникова и равного

1/Т. Это сделано с целью уменьшения потерь чувствительности для сигналов с частотами, лежащими посредине между соседними рабочими частотами.

Применение простого интерполяционного способа (2) формирования комплексного корреляционного интеграла

Y(f ) для дополнительных рабочих частот, создающих вместе с основными 35 рабочими частотами эквидистантную сетку с шагом 1/2Т, требует незначительного увеличения аппаратурного объема устройства. В то же время это позволяет увеличить шаг сетки основных рабочих частот до значения

1/Т против значения 1/2Т н известном устройстве.

Алгоритм обработки последовательности синхронизированных импульсов нуль-пересечений реализуется в устройстве следующим образом.

Импульсы тактовой частоты f поступающие на вход счетчика 8, периоди- 50 чески изменяют состояние его P дво" ичных разрядов с периодом Т=2 /f

1/ Д f . Определяемое состояниями разрядов счетчика 8 число К/2, где

К вЂ” число импульсов тактовой частоты

f поступивших на вход счетчика 8 за время С связано с текущим значением аргумента 2fIi d ff. периодической (с периодом Т) функции exp(j 264 f t) в соответствующие моменты времени соотношением

21jdf t = 2% К/2 + 2Щ, (6) где Q — целое число переполнений счетчика за время t (целое число периодов функции

exp(j 2fldf t) °

В моменты времени t синхронизиф рованный импульс нуль-пересечений разрашает запись в P-разрядный регистр 11 состояние P-разрядов счетчика 8 — число К/2, и через коммутатор

13 в старшие разряды P-разрядного регистра 14 состояние r младших разрядов счетчика 8 — число m„/2, ко-. торое связано с аргументом 2tfzt< периодической функции exp(j21(I f I, t) в момент времени С„соотношением

2Г(f с„=2 и ш„/2 + 2 > Б„, (7) где $ „- целое число, а 2 =f

1" . Выполнение соотношений (6) и (7) обеспечивается выбором соответствующих значений частот Е H u f и разрядности P u

Вслед за этим синхронизатор 5 переключает коммутатор 13 на пропускание выходного сигнала сумматора 12, а на синхронизирующий вход регистра

14 подает серию из (Ь-1) синхронизирующих импульсов. В результате многократного суммирования сумматором 12 содержимого регистров 11 и 14 в последнем последовательно фиксируются числа

-" — +(i+1) шн Iln

2" 2 Р

f m 1 1 пп 1

2" 2.. 2

1 = 1,3,5,...,2L-1. (8)

1+1 где

1,2,...,L — номер импульса на синхр они зир ующем входе регистра 14, включая импульс нуль-пересечений (з.=1);

1 Х ) — дробная часть числа Х.

Эти числа связаны с аргументом

2II f g t„периодической функции у М ехр(i2II f С) в момент времени t„соотношением t 597760

/Ъ /\ г 1-1

2пГ t = 20 f t + (,— — — —,)2мйй и н и

2(l — --+(i-1) - — ) +

1" mn . n +

2" 2Я ) где . — целое число переполнений

I,л сумматора 12 после i-ro импульса.

Последовательность L чисел (8) является адресами, по которым из постоянного запоминающего устройства

15 поочередно считываются в регистр

16 и подаются на первый вход сумма, тора 17 действительная cos2uf t „и мнимая sin 2РЕp t части функции ехр (2ltf t„;), 1=1,3,5,..., 2L-1.

С выхода сумматора 17 через буферный регистр 18 по соответствующим

2L адресам оперативного запоминающего устройства 19 поочередно записываются результаты сложения:

40

45 (13) 2L-2 и

С-т,и 8++< н

2L-2 у 1=2у4,6, ° е ° у н

cos

33=-! (4

sin (14) 55

Они служат адресами, дополнительного пост мин ающег о ус тр ой с т в а по которым из оянного эапо30 считываются

Л=1

2L-1.

27 (. +S„+q.), (9) !

С =С +соз2И< t ,и Р,л< и

6и Ри1 и !

1=1,3,5,...,2L-1, (10) взамен предыдущих значений С „и

S „,, считанных поочередно из oneI ративного запоминающего устройства

19 в буферный регистр 20 и поданных на второй вход сумматора 17, причем

С О =Я о =О, 1=1,3,5,...,2Ь-1.

Вычисление 1. чисел (8) и соответствующих 21 результатов сложения (10) с записью последних в ОЗУ заканчиваются до прихода следующего (и+1)-го прореженного импульса нульпересечений на вход 50 синхронизатора 5, после чего весь цикл повторяется.

Таким образом после прихода последнего на интервале наблюдения (О,Т) N-ro прореженного импульса нуль-пересечений в оперативном запоминающем устройстве 19 будут записаны результаты накопления:

2llf g t n>

2И С, 1=1,3,5,..., 5

1О

После этого синхронизатор 5 переводит обнаружитель-измеритель частоты в режим поиска максимума квадрата модуля корреляционного интеграла: записывает в счетчик 6 число 1, а в регистр 24 через коммутатор 22 с входа 23 код Z„ор порога обнару е я, переключает коммутатор 22 на пропускание сигнала, поступающего на его вход, и считывает поочередно в регистр 20 результаты накопления С и Sp, 1=1,3,5,...,2L-1 из оперативного запоминающего устройства 19, которые поступают на входы квадратора

21, дополнительного регистра 27 и дополнительного сумматора 29.

Поступающие на вход квадратора 21 результаты накопления С и Б <<

1=1,3,5,...,2 L-1 служат адресами, по которым из постоянного запоминающего устройства 36 считываются их квадраты, подаваемые на входы сумматора 38 непосредственно (S < „) и

2 Ф через регистр 37 (С „) . Формируемые на выходе сумматора 38 значения квадрата модуля корреляционного интеграла

Z(f,)=Я, +С,,.„, 1=1,3,5,..., 2L-1 (12) через ключ 39 поступают на выход квадратора 21.

По поступающим с выхода регистра

20 на второй вход;дополнительного сумматора 29 значениям результатов накопления С g g u S g р, 1=1,3,5,..., 2L-1 и по поступающим на первый вход дополнительного сумматора 29 задер,жанным в дополнительных регистрах

27 и 28 значениям результатов накопления С g u S g <, 1=1,3,5,..., 2L-1 на выходе дополнительного сумматора 29 формируются поочередно значения ф 0 f, +СС1, 1246

159 7760!

2 их квадраторы, подаваемые на входы дополнительного сумматора 32 непосредственно (S g м ) и через дополнительный регисТр 31 (С << ) ..

С выхода дополнительного сумматора 32 через делитель 33 на два сформированные значения

Е(Е ) 2 (С < „+S Еи )

О (15) 1=2,4,6,...,2L-2 л л 1-1

f =f +(— — — ) 1f

В и 2 (16) По окончании режима поиска макси- 45 мума квадрата модуля корреляционного интеграла синхронизатор 5 переводит обнаружитель-измеритель частоты в режим начала формирования комплексного корреляционного интеграла: переключает коммутатор 22 на пропускание сигнала с входа 23. установки порога Z обнаружения, переводит оперативное запоминающее устройство

19 в режим записи (уровень логического нуля на входе управления режимом), что вызывает появление на его выходе нулевого кода, который записывается в регистр 20. Таким обпоступают на выход ключа 34.

Синхронизатор, переключая ключ 39 квадратора 21 и ключ 34, поочередно подает на вход коммутатора 22 значения Z(f p), 1=1,3,5,...,2L" 1 и Z(fg), 1=2,4,6...,2L-1, которые сравниваются с содержимым регистра 24 в стробируемом блоке 25 сравнения. Если какоелибо значение Z(f <) превосходит содержимое регистра 24, то стробирующий импульс синхронизатора 5 проходит с входа на выход блока 25 сравнения 25 и производит запись этого значения

Z(f p) a регистр 24 через коммутатор

22, а в регистр 7 записывает состояние счетчика б. Состояние счетчика

6 после каждого сравнения увеличиЗО вается на единицу, принимая ряд значений 1=1,2,...,2L-1. В конечном итоге после просмотра всех (2L-1) значений Z(f<) в регистре 7 будет заи писан порядковый номер 1 рабочей частоты 1, которой соответствует максимальное из превысивших порог обнаружения значение. квадрата модуля комплексного корреляционного интеграла. Оценка частоты входного

40 сигнала разом формируются значения С pz u

Sp,o

Далее, как было описано, в опера тивном запоминающем устройстве 19 фиксируются результаты сложения (10) для п=1. С приходом следующего (второго) на интервале наблюдения (О,Т) прореженного импульса нуль-пересечений на вход 50 синхронизатора 5, последний переводит обнаружитель-измеритель частоты в режим формирования комплексного корреляционного интеграла и цикл работы повторяется.

На фиг.3-5 приведены эпюры сигналов на входах 9 и 50, выходах 35,1"

35.20 и наиболее характерных точках

5. 1-5,3 синхронизатора 5 при работе в режимах начала формирования комплексного корреляционного интеграла, формирования комплексного корреляционного интеграла и поиска максимума комплексного корреляционного ин теграла соответственно.

Синхронизатор 5 работает следующим образом. По фронту прореженного импульса нуль-пересечения, поступившего на вход 50 синхронизатора 5; Dтриггер 49 переключается в состояние логической единицы. По фронту первого (после фронта прореженного импульса нуль-пересечения) импульса сигнала тактовой частоты f ., поступающего на вход 9 синхронизатора 5, переключается в состояние логической единицы D-триггер 51, тем самым сбросив в нуль D-триггер 49, А по фронту второго тактового импульса D-триггер

51 переходит в состояние логического нуля. Так, на выходе D-триггера 51 формируется синхронизированный импульс нуль-пересечения.

Синхронизированные импульсы нульпересечений поступают на вход установки в нуль счетчика 41, тем самым снимается сигнал переполнения с выхода переноса счетчика 41 и разрешается прохождение тактовых импульсов через элемент ИЛИ 40 на синхронизирующие входы счетчика 41 и регистров

42 и 44. Состояния, счетчика 41, фиксируемые в первом регистре 42, являют" ся адресами, по которым из постоян ного запоминающего устройства 43 извлекаются и фиксируются в регистре

44 коды, определяющие состояния выходов 35.1-35.20 синхронизатора 5.

По переполнению счетчика 41 сигналом с выхода переноса запрещается про1597760

На фиг.6 представлены зависимости величины квадрата модуля комплексного корреляционного интеграла

Е(1 Кc) =sincÒ (fl -Е с) Т от частоты

f которые могут быть получены для пяти смежных рабочих частот

1 е, 1 +,, Й + < (кривые 1-5 соответственно) . Иэ приведенных зависимостей следует, что при шаге сетки рабочих частот 1/Т (т.е. при отсутствии рабочих частот f „ и f<,,уменьшение уровня. Е(Й, f,), а следовательно и потери чувствительности обнаружителя достигают 4 дБ для некоторых значений частоты сигнала.

В то же время при шаге сетки рабочих частот 1/2Т потери чувствитель-! ности не превышают 0,9 дБ.

55 хождение тактовых импульсов, через элемент ИЛИ 40 до прихода следующего синхронизированного импульса нульпересечения, Емкость счетчика 41 on5 ределяется объемом оперативного запоминающего устройства 19.

Счетчик-делитель 45 формирует импульсы с периодом следования, равным длительности временного интервала 1р наблюдения Т, По фронту каждого такого импульса первый D-триггер 46 переключается в состояние логической единицы, тем самым определяя конец интервала наблюдения. Первый синхрони- 15 зированный импульс нуль-пересечения, пришедший после этого, переключает в состояние логической единицы Dтриггер 47. Сигнал с выхода П-триггера 47 сбрасывает в нуль D-триггер 20

46 и переключает постоянное запоминающее устройство 43, устанавливая режим поиска максимума модуля комплексного корреляционного интеграла.

По следующему синхронизированному импульсу нуль-пересечения переключается в состояние логического нуля

D-триггер 47 и в состояние логической единицы 0-триггер 48. Сигнал с его выхода переключает постоянное. 30 запоминающее устройство 43, устанавливая режим начала формирования комплексного корреляционного интеграла. С приходом следующего синхронизированного импульса нуль-пересечения D-триггер 48 сбрасывается в нуль и устанавливается режим формирования комплексного корреляционного интеграла. Цикл работы повторяется. 40

На фиг.б кривыми 6 и 7 представлены зависимости величины квадрата модуля комплексного корреляционного интеграла Z(f, f ) от частоты сигнала fc, полученные из (2) и (4) для двух дополнительных рабочих частот

f, и f „соответственно:

Z(fp I с) = . lsin С 1((1 -f c) 7 +

+ sin С и (f<-f )Tf (17) Z(f )is э с)= csin Cv(f< fc)T +

+ sin С7 (й,,f )Т(. (18) Максимальные потери чувствительности имеют место при частотах сигналов, соответствующих точкам пересечения смежных частотных характеристик и составляют не более 1,3 дБ.

Таким образом, введение дополнительных блоков позволило расширить полосу рабочих частот в К2 раз, при этом потери чувствительности по отношению к известному устройству несущественны и составляют всего 0,4 дБ, т.е., примерно, на 3 дБ меньше, чем в известном устройстве при расширении полосы его рабочих частот в С2 раз переходом на шаг сетки 41=1/Т.

Формула и з обр ет ения

Цифровой обнаружа тель-измеритель частоты по авт.св. Р 1092733, о т — л и ч а ю шийся тем, что, с целью расширения полосы рабочих частот, в него введены последовательно соединенные первый дополнительный регистр, вход которого объединен с входом квадратора, второй дополнительный регистр, первый дополнительный сумматор, второй вход которого объединен с входом первого дополнительного регистра, дополнительное постоянное запоминающее устройство, третий дополнительный регистр, второй дополнительный сумматор, второй вход которого подключен к выходу дополнительного запоминающего устройства, делитель и ключ, выход которого объединен с выходом квадратора, причем синхронизирующие входы первого, второго и третьего дополнительных регистров, управляющий вход ключа и второй управляющий вход квадратора

1597760

16 соединены соответственно с первым, вторым, третьим, четвертым и пятым дополнительными выходами синхрониэатора.

Фиг.2

1597760

Й1

5.2

5.3

35.2

35.9

35.

35.

353

351

35.8

°

l, 35.7

ЗИ

ЗЯ

1597760

Фиг.5

159 7760

Составитель Н,Федоров

Pедактор М.Яцола

Корректор O,Пипле.

Техред Л.Олийнык

Заказ 3051 Тираж 560 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СЧСР

113035, 11осква, )K-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r, Ужгород, ул. Гагарина, 101