Устройство для воспроизведения графической информации

 

Изобретение относится к телевидению. Целью изобретения является повышение точности и объема индицируемой графической информации путем повышения быстродействия преобразования. Каждый элемент изображения, сформированный формирователем 4, растягивается в двух направлениях - вниз и вправо - в соответствии с направлением движения электронного луча. Запись производится в блоки оперативной памяти (БОП) 5 и 6 в интервал времени, свободный от считывания на экран блока 3 индикации. Процесс записи информации происходит с помощью управляемого инвертора 13,сумматора 11,коммутатора 9,управляемого инвертора 14. Процесс считывания информации происходит с помощью коммутатора 7 по координате X, коммутаторов 9 и 10 по координате Y. Порядок подачи отсчетов с БОП 5 и 6 разный - для четных строк сначала следует отсчет с БОП 5, а за ним - с БОП 6

для нечетных строк первым подается отсчет с БОП 6, а затем - с БОП 5. 7 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕС 1УБЛИК (g1)g Н 04 N 5/14

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMY СВИДЕТЕЛЬСТВУ (21) 4494583/24-09 (22) 14. 10.88 (46) 07. 10.90. Бюл. N 37 (72) В.А.Шайда (53) 621.397(088.8) (56) Патент СНА 8 4506298, кл. Н 04 N 5/14, 1985, ю сси

Фиг.1

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

flO ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (54) УСТРОЙСТВО ДЛЯ ВОСПРОИЗВЕДЕНИЯ

ГРАФИЧЕСКОЙ ИНФОРМАЦИИ (57) Изобретение относится к телевидению. Целью изобретения является повышение точности и объема индицируемой графической информации путем повышения быстродействия преобразования. Каждый элемент изображения, сформированный Формирователем 4, растягивается в двух направлениях — вниз

„.ЯО„„1598209 А 1

2 и вправо, в соответствии с направлением движения электронного луча.

Запись производится в блоки оперативной памяти (FOn) 5 и 6 в интервал времени, свободный от считывания на экран блока 3 индикации. Процесс записи информации происходит с помощью управляемого инвертора 13, сумматора 11, коммутатора 9, управляемого инвертора 14. Процесс считывания информации происходит с помощью коммутатора 7 по координате Х, коммутаторов 9 и 10 по координате V. Порядок подачи отсчетов с БОП 5 и 6 разный для четных строк сначала следует отсчет с БОП 5, а за ним с БОП b, для нечетных строк первым подается отсчет Ж с БОП 6, а затем с БОП 5. 7 ил.

1598209

Йзобретение относится к телевидению, автоматике, вычислительной технике и может быть использовано для отображения графической информации в телевизионной системе, работающей в режиме чересстрочной развертки.

Целью изобретения является повышение точности и объема индицируемой графической- информации путем увеличения быстродействия преобразования.

На фиг. 1 приведена блок-схема устройства для воспроизведения графической информации; на фиг. 2 - вид экрана блока индикации при чересстроч ной развертке, на Фиг. 3 - вид линии на экране блока. индикации, Формируемой с помощью предлагаемого устройства:, íà Фиг. 4 - распределение отсчетов видеосигнала по ячейкам разных блоков оперативной памяти; на Фиг.5временные диаграммы, поясняющие работу устройства; на Фиг. 6 - пример реализации блока расширения видеосигнала; на Фиг. 7 - пример реализации блока оперативной памяти.

Устройство для воспроизведения графической информации содержит блок

1 буферной памятй, блок 2 расширения видеосигнала, блок 3 индикации, формирователь 4 сигналов графической информации, первый 5 и второй 6 блоки оператвиной памяти, коммутатор 7 адреса по координате Х, блок 8 управления, первый 9 и второй 10 коммутаторы адреса по координате У, первый 11 и второй 12 сумматоры, первый 13 и второй 14 управляемые инверторы, элемент HF 15, коммутатор 16.

Кроме того, на Фиг. I - 5 приведены следующие обозначения: 17вход тактовых импульсов: 18 - вход строчных синхроимпульсов; 19 — вход кадровых синхроимпульсоп; 20 - вход управления расширением видеосигнала;

21 — строки четных полукадров; 22строки нечетных полукадров; 23 элементы изображения, сформированные по адресам Формирователя графической информации, 24 - элементы изображе" ния, сформированные за счет одновременной записи в блоки оперативной памяти;,25 - элементы изображения, сформированные за счет растяжения в блоке 2; 26 и 27 — пример одновременной записи в ячейки блоков 5 и 6, принадлежащих разным строкам; 28 тактовые импульсы; 29 - строчные синхроимпульсы; 30 - кадровые синхро.

20 импульсы; 31 - импульсы обратного хода строк; 32 - импульсы видеосигнала на входе блока 2; 33 - импульсы видеосигнала на выходе блока 2, 34импульсы на втором выходе управления блока 8; 35 - импульсы записи в блоки 5 и 6; 36 - изменение кодов на адресных выходах блока 4q 37 - изменение кодов на адресных выходах блока 8: 38 - изменение кодов на выхо" дах блоков 7, 9 и 10; 39 - коды на выходах блоков 6 и 5.

Назначение блоков и узлов устрой" ства следующее.

Блок 1 буферной памяти преобразует параллельно-последовательные коды, следующие с умеренной частотой по многим: шинам параллельно, в последовательный код отсчетов видеосигнала, следующих с высокой частотой °

Это может быть, например, сдвиговый регистр с параллельной записью. Блок имеет вход тактовых импульсов, уп25 равляющий вход и информационные входы. 8 зависимости от состояния на управляющем входе производится либо параллельная запись в ячейки регистра, либо последовательная выдача с частотой тактовых импульсов 28.

Блок 2 расширения видеосигнала производит расширение во времени отсчетов видеосигнала 32 в два раза ° На выходе блока образуются расширенные импульсы 33.

Блок 3 индикации представляет собой стандартный телевизионный индикатор, строчно-кадровая развертка которого синхронизируется строчными

18 и кадровыми 19 синхроимпульсами, а на вход видеосигнала поступают отсчеты видеосигнала 33, поступающие далее на модулятор ЭЛТ.

Формирователь 4 сигналов графичес"

45 кой информации с относительно низкой частотой Формирует адреса ячеек блоков 5 и 6 оперативной памяти, в которые заносятся коды сигналов графической информации.

Блоки 5 и 6 оперативной памяти представляют собой 03У с матричной организацией. Каждая ячейка блоков однозначно соответствует элементу . изображения экрана блока 3 индикации.

Блоки 5 и 6 имеют первый и второй адресные входы, на которые поступают соответственно. коды адреса по координатам X u Y. При подаче на вход записи импульса записи 35 коды, пос"

5 15 тупающие на информационный вход бло- ка оперативной памяти, записываются в выбранную ячейку. При отсутствии импульсов записи из выбранной ячейки производится считывание кодов 39, которые появляются на выходе блоков

5 и 6 оперативной- памяти.

Л

Коммутаторы 7, 9 и 10 адреса по координатам X и 7 в зависимости от состояния на управляющем входе пропускают на выход. коды с одного из своих информационных входов, например при логической единице на входе управления коммутатора 7 на выход проходят коды с первого информационного входа, а при логическом нулес второго информационного входа.

Блок 8 управления Формирует на первом и втором адресном выходах соответственно коды развертки по строке и кадру, на первом выходе управления сигнал 31 переключения из режима записи в режим чтения, а на втором выходе - сигнал 34 управления (сигнал управления блоком 1 буферной памяти).

Синхронизация блоков 1 - 3 и 8 производится тактовыми 2Р>, строчными

29 и кадровыми 30 синхроимпульсаии, поступающими на их входы.

Сумматоры 11 и 12 суммируют коды, поступившие на их входы, и выдают результат на выход.

Управляемые инверторы 13 и 14 при одинаковых сигналах на их входах формируют логический нуль на выходе, а при различных - логическую единицу.

Коммутатор 16 в зависимости от потенциала на управляющем входе изменяет порядок подключения информационных входов к своим выходам: при логическом нуле на управляющем входе коды с первого информационного входа проходят на первый выход, а с второго — на второй выход; при логи" ческой единице с первого информацион. ного входа коды проходят на второй выхоД, а с второго входа - на первый выход.

Устройство работает следующим образом.

Блок 3 индикации формирует на экране строчно-кадровый растр (Фиг.2)

При этом четные строки 21 растра принадлежат четным полукадрам, нечетные 22 - нечетным полукадрам. При отображении сюжетной информации детали изображения складываются из не98209

6 скольких элементов изображения, расположейных в соседних строках 21 и

22, и глаз оператора воспринимает изображение как мерцающее с частотой полукадров, т.е. с удвоенной кадровой частотой. Частоты полукадров достаточно, чтобы избавить оператора от неприятных ощущений и сделать мер

10 цания практически незаметными. При воспроизведении графической информации линия шириной в одну телевизионную строку очень заметно мерцает с частотой кадров. Для повышения час15 тоты мерцания графического изображения до частоты полукадров и тем самым снижения заметности его на изображении без потерь точности и разрешения в устройстве используется

2ц следующий алгоритм (фиг. 3). Каждый элемент 23 изображения, сформированный формирователем сигналов графической информации, растягивается в двух направлениях - вниз и вправо в соответствии с направлением движе. ния электронного луча. При этом растяжение элемента изображения вниз достигается одновременной записью элемента изображения в ячейку 23, 30 адрес которой сформирован Формирователем 4, и в ячейку 24, расположенную в соседней строке непосредственно под первой ячейкой. Растяжение элемента вдоль строки (вправо) дос"

З5 тигается расширением отсчета во времени так, что из элементов 23 и 24 образуются элементы 25 изображения.

При этом сохраняется дискретность изменения положения графического

40 изображения (o один элемент изображения) и точность задания положения

- элемента. Все изображение смещается вниз и вправо на половину элемента изображения, что несущественно. Осо45 бенностью устройства является то, что операция растяжения не снижает потенциально возможного быстродействия ни при. считывании для отображения, ни при записи с формирователя 4

50 и тем самым не снижает потенциально возможного качества изображения,.в то время как во всех известных устройствах устранение мер ания достигается либо снижением быстродействия

55 при записи с формирователя (требует- ся последовательно записывать по меньшей мере два раза одно и то же изображение со смещением друг относительно друга на один элемент изоб"

7 15982 ражения), либо снижением быстродействия считывания информации (на выходе; блоков оперативной памяти необходимо получать Фрагменты одновременно двух соседних строк для логической обработки).

Запись изображения в блоки 5 и б производится в интервал времени, свободный от считывания на экран бло- 10 ка 3 индикации. На Фиг. 4 этот интервал определяется импульсом обрат.ного хода строки 31. С выхода блока

8 импульс 31 поступает на блоки 4, 7, 9, 10 и переводит их в режим запи- 15 си информации. формирователь 4 на своих первом и втором адресных выходах формирует адрес записи по координатам

Х и У, а на информационном выходекоды, которые необходимо записать в блоки 5 и 6 ° Импульс 31, поступающий на управляющие входы коммутаторов

7, 9 и 10, подключает к выходам коммутаторов соответственно первый инФормационный вход коммутатора 7 и вторые информационные входы коммутаторов 9 и 10. При этом на адресные входы блоков 5 и 6 поступают коды адреса 36 по координатам Х и Y c формирователя 4: на первые адресные входы - через коммутатор 7, а на вторые адресные входы - через блоки 1115. Блоки 11 - 15 предназначены для формирования из кода адреса строки с Формирователя 4 адреса строки, смежной с заданной, путем прибавления сумматорами 11 и 12 к коду адреса по координате Y единицы. Логическая единица формируется, в свою очередь, управляемыми инверторами 13 и 14 и 40 элементом HE 15 из младших разрядов по координатам Х и Y. Формирователь

4 вырабатывает кодь1 адреса 36 и данные последовательно во времени цикл за циклом. 45

Процесс записи информации в отдельном цикле происходит следующим образом. Пусть на выходе Формировате ля 4 образуется адрес 36 строки О.

При этом младшие разряды по координатам Х и У равны нулю. Поступая на входы управляемого инвертора 13, они вызывают на его выходе появление логического нуля, что, в свою очередь, обусловит прохождение через сумматор

ll и далее через коммутатор 9 на второй адресный вход блока 5 памяти кода адреса 36 по координате Y с Формирователя 4 без изменений. Элемент

HE инвертирует младший разряд по координате Х, на его выходе устано" вится логическая единица, проходящая на выход управляемого инвертора 14.

На выход сумматора 12 и, следовательно, второй адресный вход блока 6 пройдет код адреса по координате У, увеличенный на удиницу. Таким образом, во втором блоке памяти б выбраны ячейки с адресом (У + 1), т.е. смежной с заданной с формирователя 4 строки, и будет выбрана пара ячеек

26. Если младший разряд по координате Х примет значение, равное единице, то старшие разряды по координате

Х без изменения пройдут на первые адресные входы блоков 5 и 6, а на выходах управляемых инверторов 13 и

14 значение кодов изменится на противоположное - на выходе инвертора 13 установится 1", а на выходе инвертора 14 "0". Соответственно, на второй адресный вход блока 6 адрес по координате Y пройдет без изменений, а на второй адресный вход блока 5увеличенный на единицу.

Таким образом, в блоках 5 и 6 памяти будет выбрана пара ячеек, соответствующая на экране паре элементов с координатой Х, на единицу отличающейся от пары 26. Если код по координате Y увеличится на единицу (строка 2 на фиг. 4) и код с Формирователя 4 по координате Х примет, например, значение X + 3, то младшие разряды по координатам Х; и У будут раs" ны единице, на выходе инвертора 13 образуется логический нуль, а на выходе инвертора 14 - логическая единица, и на второй адресный вход бло«а 5 поступит код (Y + 1}, а на второй адресный вход блока 6 - код, увеличенный на единицу. Будут выбраны две смежные строки 2 и 3 и с учетом кода адреса по Х - группа 27..

Таким образом, построение устрой" ства обеспечивает по коду адреса ячейки с формирователя 4 выбор пары

26, 27 и так далее ячеек, причем адрес верхней ячейки из пары в точности соответствует адресу с Формирователя 4. Одновременно с выбором пары 26, 27 ячеек на информационные входы блоков 5 и 6 памяти поступают коды, которые должны быть занесены в выб" ранные ячейки; и с приходом импульса

35 записи с Формирователя 4 в блоки

5 и 6 заносится информация с форми55

9 рователя 4. Поскольку в ячейках бло-ков 5 и 6 может быть записана информация, блоки 5 и 6 могут производить наколление информации - логическое суммирование пришедших кодов с кодами, хранящимися в ячейках, для чего перед записью информации производится считывание кодов с выбранных ячеек. В простейшем случае Формирование графического изображения производится по точкам - с Формирователя поступают последовательно ячейка за . ячейкой коды адреса элементов изображения и в выбранные ячейки заносятся единицы.

Считывание информации для отображения осуществляется на прямом ходу

31 телевизионной строки. При считывании потенциалом 3 1 на первом управляющем выходе блока 8 управления, поступающим на управляющие входы блоков .7, 9 и 10 к адресным входам блоков 5 и 6 оперативной памяти, подключаются адресные выходы блока 8 управления. Одновременно этим же потенциалом 31 формирователь 4 переключается в режим ожидания. На первом адресном выходе блока 8 Формируются коды адреса 37 развертки по строке, а на втором адресном выходе блока 8 управления — коды адреса строки, Под воздействием этих кодов на адресных входах блоков 5 и 6 и на их выходах начинают появляться коды, записанные в выбранных ячейках блоков 5 и 6.

Как видно из фиг. 4, в зависимости от номера строки (четная или нечетная) порядок подачи отсчетов с блоков 5 и 6 на вход видеосигнала должен быть разным: для четных строк (младший разряд адреса по Y равен нулю - строки четного полукадра) первым должен следовать отсчет с блока

5, а за ним — отсчет с блока 6, затем по новому адресу X с блока 5 снова и т.д.; для нечетных строк (младший разряд адреса по X равен единице) первым на выход должен подаваться отсчет с блока 6, а за ним - отсчет с блока 5 и т.д. Восстанавливается порядок следования отсчетов с помощью коммутатора 16, управляемого младшим разрядом адреса по Y: для нечетных строк (нечетных полукадров) коммутатор 16 подключает выход блока

5 к второму информационному входу блока 1, а выход блока 6 — к первому информационному входу блока 1;

982О9

10 для четных строк (четных полукадров) коммутатор 16 подключает выход блока

5 к первому информационному входу блока 1, а выход блока 6 - к второ му информационному входу блока 1. С выхода коммутатора 16 коды записываются в ячейки блока 1 импульсами 34 и затем последовательно друг эа другом появляются на выходе блока 1 под воздействием тактовых импульсов

28. Далее отсчеты видеосигнала 32 поступают на вход блока 2, производя. щего расширение каждого отсчета 32 видеосигнала по длительности вдвое (33), чем Формируются на экране блока 3 индикации элементы 25 изображения. С выхода блока 2 отсчеты 33 поступают на вход блока 3 индикации

20 и далее на модулятор ЭЛТ. ОдновременНо под воздействием строчных 29 и кадровых 30 синхроимпульсов на экране блока 3 индикации осуществляется развертка электронного луча. Таким об25 разом, под воздействием отсчетов 33 на экране блока 3 формируется графическое изображение.

В устройстве для воспроизведения графической информации повышается

3Q качество .отображения информации эа счет устранения мельканий иэображения. Качество отображения повышается также за счет уменьшения ступенчатости деталей изображения - макси35 мальный размер ступеньки не превышает размера строки. Выравнивается ви" зуальная яркость деталей изображения - линий с разными наклонами. В устройстве сохраняется максимально

40 возможная точность отображения деталей иэображения - с дискретностью в одну телевизионную сторону.

Устройство обеспечивает максимально возможное быстродействие вывода

45 инфоРмации на экРан блока индикации при ограниченном быстродействии блоков памяти (в два раза выше, чем быстродействие, обеспечиваемое отдель ным блоком оперативной памяти). Повышение в два раза быстродействия вывода информации позволяет увеличить в два раза число элементов иэображения блока индикации и тем самым улучшить качество изображения.

Формула изобретения

Устройство для воспроизведения графической информации, солержащее

1598209 12 последовательно соединенные блок буферной памяти, блок расширения видеосигнала и блок индикации, блок управления с двумя синхровходами и тактовым входом, формирователь сигналов графической информации, два блока оперативной памяти, коммутатор адреса по коррдинате Х и два коммутатора адреса по координате 7, при этом информационный выход Формирователя сигналов графической информации соединен с информационным входом первого и второго блока оперативной памяти, первый адресный вход каждого из которых подключен к выходу коммутатора адреса по координате .Х, первый информационный вход которого соединен с первым адресным выходом формирователя сигналов графической информации, а второй информационный вход коммутатора адреса по координате Х подключен, к первому адресному выходу блока. управления, первый управляющий выход которого соединен с входом управления Формирователя сигналов графической информации и входами уп" равления. коммутатора адреса по координате Х и первого и второго коммутаторов адреса по координате У, причем второй адресный выход блока управления соединен с первым информационным входом первого и второго коммутаторов адреса по координате У, информационный выход первого коммутатора адреса по координате У подключен к второму адресному входу первого блока оперативной памяти, информационный выход второго коммутатора адреса по координате У подключен к второ му адресному входу второго блока оперативной памяти, выход записи формирователя сигналов графической информации соединен с входом записи первого и второго блоков оперативной памяти, второй управляющий выход блока управления подключен к входу управления блока, буферной памяти, тактовый вход которого соединен с

45 го инвертора подключен к второму входу первого сумматора, а выход второго управляемого инвертора подключен к второму входу второго сумматора.

1 тактовым входом блока расширения видеосигнала, блока индикации и блока управления, синхровходы блока индикации соединены с синхровходами блока управления, о т л и ч а ю щ ее с я тем,, что,,с целью повышения точности и объема индицируемой графической информации путем увеличения быстродействия преобразования, введены коммутатор, два сумматора, два управляемых инвертора и элемент НЕ, при этом первый информационный вход коммутатора соединен с выходом первого блока оперативной памяти, второй информационный вход коммутатора соединен с выходом второго блока оперативной памяти, первый и второй выходы коммутатора подключены соответственно к первому и второму инФормационным входам блока буферной памяти, вход управления коммутатора соединен с третьим управляющим выходом блока управления, второй адресный выход Формирователя сигналов графической информации подключен к первому входу первого и второго сумматоров, выход первого сумматора соединен с вторым информационным входом первого коммутатора адреса по координате У, выход второго сумматора соединен с вторым информационным входом второго коммутатора адреса по координате У, выход младшего разряда по координате

У Формирователя сигналов графической информации соединен с первыми входами первого и второго управляемых инверторов, выход .младшего разряда по координате Х Формирователя сигналов графической информации соединен с вторым входом первого управляемого инвертора, а через элемент НЕ - с вторым входом второго управляемого инвертора, выход первого управляемо" .

1598209

22

22

1598209 миоин

ЮхоУ

Ь дхоУ адреса

Редактор С.Пекарь

ЮВ Заказ 3073 Тираж 534 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ CCCP

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r, Ужгород, ул. Гагарина, 101

28

29

ЗО

Я

Э2

И

39

Ж

З7

З8

Составитель О. Канатчикова

Техред М.Дидик Корректор В.Гирняк

1

t

t

1