Устройство для контроля микропроцессора

 

Изобретение относится к вычислительной технике и может найти применение при построении микропроцессорных устройств. Цель изобретения - повышение достоверности контроля. Устройство содержит триггер 1, блок 2 постоянной памяти, первый и второй регистры 3, 4, первый и второй элементы И 5,6, первую схему сравнения. В устройство введены дешифратор 10, вторая и третья схемы 11, 12 сравнения, первый и второй элементы ИЛИ 13, 14, первый и второй демультиплекторы 15, 16. Устройство позволяет обнаруживать неправильную работу не только программного счетчика, но и других регистров микропроцессора, оно способно защитить память программ и данных от несанкционированного доступа: запрет записи гарантирует сохранение корректного результата предшествующего вычислительного цикла, запрет чтения гарантирует обнаружение ошибочной информации и восстановление процесса программными средствами микропроцессора. 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

PECAYS JlHH

„.80„„1599862 (51) 5 С 06 F 11/28

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н A STOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ пО изОБРетениям и ОтнРь1тиям

flPH fNHT СССР (21) 4606507/24-24

1 (22) 21. 11.88 (46) 15.10.90. Бюп. В 38 (7 i ) Рыбинский авиационный технологический институт (?2) М.А.Гладштейн, В.М.Комаров, Н.А.Шубин и И.З;Альтерман (53) 681.3(088.8) (56) Авторское свидетельство СССР

Ф 1119018, кл. С 06 F 11/28, 1984.

Авторское свидетельство СССР

В 1444783, кл. G 06 F 11/28, 1987. (54) УСТРОЙСТВО ЛЛЯ КОНТРОЛЯ МИКРОПРОЦЕССОРА (57) Изобретение относится.к вычислительной технике н может найти применение при построении микропроцессорных устройств. Цель изобретения — повышение достоверности контроля. Устройство содержит триггер 1, блок 2

2 постоянной памяти, первый и второй регистры 3, 4, первый и второй элементы И 5, 6, первую схему 7 сравнения. В устронство введены дешифратор

10, вторая и третья схемы 11, 12 сравнения, первый и второй элементы

ИЛИ 13, 14, первый и второй демультиплексоры 15, 16. Устройство позволяет обнаруживать неправильную работу не только программного счетчика, но и других регистров микропроцессора, оно способно защитить память программ и данных от несанкционированного доступа: запрет записи гарантирует сохранение корректного результата предшествующего вычислительного цикла, запрет чтения гарантирует обнаружение ошибочной -информации и восстановление прьцесса программными средствами микропроцессора. 1 ил.

1599862

Изобретение относится к вычислительной технике и может найти применение при построении надежных микропроцессорных систем.

Цель - повышение достоверности контроля.

На чертеже представлена функцио- нальная схема устройства.

Устройство для контроля процес- 10 сора содержит триггер 1, блок 2 постоянной памяти, первый 3 и второй

4 регистры, первый 5 и второй 6 элементы И, первую схему 7 сравнения, контролируемый микропроцессор З,выход 9 ошибки устройства, дешифратор

10, вторую 11 и третью 12 схемы сравнения, первый 13 и второй 14 элемен ты ИГИ, первый 15 и второй 16 демультиплексоры, выходы санкционированной записи 17 и санкционированного чтения 18 устройства.

Устройство работает следующим образом.

После включения питания в схеме контролируемого микропроцессора 8 формируется сигнал сброса (RESET), который через соответствующую линию шины управления поступает на вход сброса второго регистра 4 и R-вход триггера 1, что приводит к установке их в нулевое исходное состояние.

В результате этого из блока 2 постоянной памяти по третьему выходу будет выбран код сегмента программы, содержащий подпрограмму инициа35 лизации указателя стека — макропрограммного счетчика. При выборке команд этой подпрограммы старшие разряды адреса, формируемого микропро- 40 цессором 8, будут совпадать с кодом сегмента, установленным на третьем выходе блока 2 постоянной памяти.Это приведет к срабатыванию третьей схемы 12 сравнення ВыхОднОЙ cHI HBJI кО 45 торой через первый элемент ИЛИ 13 поступит на управляющий вход второго демультиплексора 16. Последний обеспечит прохождение сигнала чтения памяти (MEMR) с шины управления микропроцессора 8 на выход 18 санкционированного чтения. В результате из памяти микропроцессорной системы будут считаны команды инициализации указателя стека-макропрограммного

55 счетчика и в нем будет установлен начальный адрес микропрогр аммы. Подпрограмма инициализации заканчивается командой возврата RET. При реализации этой команды контролируемый микропроцессор 8 выполнит один или несколько машинных циклов (для микропроцессора серии KP580 — два) обращения к памяти по адресу, указанному в указателе стека.

Код первого байта каждой команды, исполняемой контролируемым микропроцессором 8, фиксируется в первом регистре 3 благодаря поступлению на вход его синхронизации конъюнкции сигналов чтения первого байта команд

М1 и сигнала чтения памяти MEMR c выхода первого элемента И 6. В тот момент, когда контролируемый микропроцессор 8 прочитает команду RET сработает настроенный на ее код дешифратор 10. В момент обращения к стеку в период исполнения команды

RET на шине управления контролируемого микропроцессора 8 пбявится сигнал STAG, который через первый элемент ИЛИ 13 и второй демультиплексор 16 разрешает чтение и стробирует дешифратор 10. На его выходе появится единичный потенциал. В момент считывания кода очередной макрокоманды этот потенциал совпадает с сигналом чтения памяти MEMR на выходе второго элемента И 6 появится импульс. Этот импульс поступает на вход синхронизации второго регистра

4, в котором фиксируется адрес обращения, установленный в этот момент на шине адреса контролируемого микропроцессора 8.

Дальнейшее выполнение программы контролируемым микропроцессором связано с исполнением очередной вызванной командой RET с помощью указателя стека-макропрограммного счетчика, подпрограммы. Поскольку во втором регистре 4 установлен адрес очередной макропрограммы, то с выходов блока

2 постоянной памяти будут считываться коды сегментов выходных данных, входных данных и программы. Исполнение команд подпрограммы сводится к реализации типовых машинных циклов: записи в память, чтения памяти и чтения байтов команды.

В машинном цикле записи старшие разряды адреса обращения с помощью первой схемы 7 сравнения сравниваются с кодом сегмента выходных данных. При правильной работе микропроцессора 8 эти коды совпадают и первый демультиплексор 15 пропускает

62 б ляется входом устройства для подключения к шине адреса контролируемого микропроцессора, нулевой вход триггера подключен к входу устройства для подключения к выходу сброса

Ъ контролируемого микропроцессора, прямой выход триггера является выходом ошибки устройства, о т л и ч а ю щ е е с я тем, что, с целью

5 15998 на выход 17 санкционированной записи устройства сигнал записи в память

MEME,в результате чего произойдет запись в память микропроцессорной системы информации с шины данных микропроцессора 8. При некорректном обращении первая схема .7 сравнения не сработает и первый демультиплексор 15 пропустит сигнал MENU на второй выход. При этом запись в память не..произойдет, в ней будет сохранена корректная. информация, полученная в предшествующем цикле вычислений, а сигнал с второго выхода первого демультиплексора 15 через второй элемент ИЛИ 14 поступит íà S-вход триггера 1 и с его выхода будет активирован выход 9 ошибки устройства.

В машинном цикле чтения старшие 20 разряды адреса обращения с помощью второй схемы 11 сравнения сравниваются с кодом сегмента входных данных. При правильной работе микропроцессора 8 эти коды совпадают и вы- 25 ходкой сигнал второй схемы сравнения через первый элемент ИЛИ 13 переводит второй демультиплексор 16 в такое состояние, что сигнал чтения памяти NENR c .шиньг управления микро- 3g процессора 8 поступает через первый выход второго демультиплексора 16 на выход 18 санкционированного чтения устройства в память микропро цессорной системы. При этом последняя через шину данных направляет информацию в микропроцессор 8, т.е. реализуется чтение. При некорректном обращении в результате сбоя или отказа микропроцессора 8 старшие разря- 4О ды адреса и код сегмента не совпадают, что приводит к отсутствию единичного сигнала на выходе второй схемы

11 сравнения и первого элемента ИЛИ

13. В этом случае сигнал чтения памяти NEMR поступит на второй выход второго демультиплексора 16. Следовательно, чтение памяти будет запрещено и микропроцессор прочитает четную комбинацию с неактивированной шины данных. Если в программе использован контроль на нечетность, то такие "данные" не будут использованы в вычислительном процессе. Кроме того, сигнал с второго выхода вто- 55 рого демультинлексора 16 через второй элемент ИЛИ 14 поступит íà Sвход триггера 1, который перейдет в активное состояние и сформирует единичный сигнал на выходе 9 ошиб- ки устройства, В машинном цикле чтения байта команды старшие разряды адреса обращения сравниваются с кодом сегмента программы с помощью третьей схемы

12 сравнения. Далее все протекает аналогично циклу чтения, рассмотренному вьппе. Единственным отличием является то, что коды команд в случае некорректного чтения на нечетность не проверяются. Однако, если учесть, что рекомендуется каждую линию шины данных микропроцессора 8 через резистор подключать к питанию, то прочитанная при некорректном чтении кодовая комбинация будет FF, что соответствует команде перезапуска

RST т.е. при некорректном чтении команды в худшем случае произойдет перезапуск программы.

Так функционирует устройство до тех пор, пока подпрограмма не кончится. Последняя команда подпрограммы RET исполняется так же, как описано вьппе, и приводит к смене кода во втором регистре 4. Начинается контроль очередной подпрограммы и тад.е

Формула из о брет ения

Устройство для контроля микропроцессора,содержащее первый регистр, первый и второй элементы И, блок памяти, первую схему сравнения, триггер, причем информационный вход первого регистра является входом устройства для подключения к шине данных контролируемого микропроцессора,входы устройства для подключения к выходу признака первого байта команды и к выходу чтения памяти контролируембго микропроцессора поцключены соответственно к первому и второму входам первого элемента И, выход ко! торого подключен к синхровходу первого регистра, первый информационный вход первой схемы сравнения яв1599862

Составитель И.Сафронова

Редактор А.Маковская Техред М.Дидык Корректор 0. Ципле

»

Заказ 3144 Тираж 569 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина, 101 повышения достоверности контроля, в устройство введены второй регистр, две схемы сравнения, дешифратор, два демультиплексора, два элемента ИЛИ, причем вход стробирования дешифратора и первый вход первого элемента

ИЛИ подключены к входу устройства для подключения к выходу обращения к стеку контролируемого микропроцессора, выход первого регистра соединен с информационныю входом дешифратора, выход которого соединен с первым входом второго элемента И, второй вход которого обьединен с информационным входом первого демультиплексора и подключен к выходу чтения памяти контролируемого микропроцессора,выход второго элемента И соединен с сикхровходом второго регистра, информационный вход и вход сброса которого являются входами устройства для подключения соответственно к шине адреса и выходу сброса контролируемого микропроцессора, первые информационные входы второй и третьей схем сравнения подключены к входу устройства для подключения к шине адреса контролируемого микропроцессора, выходы кодов сегмента выходных данных, входных данных и сегмента программы блока памяти подключены к вторым информационным входам соответственно первой, второй и .третьей схем сравнения, выходы ко1п торых соединены соответственно с управляющим входом второго демультиплексора, вторым и третьим входами первого элемента ИЛИ, выход которо. го соединен с управляющим входом первого демультиплексора, первые выходы демультнплексоров являются соответственно выходами разрешения чтения и записи устройства, вторые выходы демультиплексоров соединены соответственно с первым и вторым входами второго элемента ИЛИ, выход которого подключен к единичному входу триггера, информационный вход второго демультиплексора подключен к выходу

25 записи памяти контролируемого микропроцессора.