Устройство для контроля и восстановления вычислительного процесса

 

Изобретение относится к области автоматики и вычислительной технике и может быть использовано в процессорах с микропрограммным управлением. Цель изобретения - повышение достоверности и оперативности контроля. Цель достигается тем, что в известную совокупность узлов для контроля и восстановления, содержащего первый и второй каналы, каждый из которых включает блок сравнения данных, блок фиксации сбоев, блок повторения микрокоманд, блок микропрограммного управления, блок контроля, блок останова, блок задания режима, блок управления синхронизацией, распределитель тактовых импульсов и блок пуска, в каждый канал введены блок сравнения условий и блок задания режима диагностики. Сущность изобретения состоит в том, что в результате введения новых узлов и связей устройство приобретает способность сравнивать не только коды данных, но и коды логических условий, формируемые объектами контроля (процессорами). Поскольку коды логических условий несут дополнительную информацию о состоянии процессоров, то тем самым повышается достоверность контроля. 1 з.п. ф-лы, 14 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

J (19) (И) 233 А1 (5))5 G 06 F 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4626350/24-24 (22) 26. 12.88 (46) 07.11.90. Бюл. 9 41 (72) Г.К.Подзолов, Ю.М.Гнедовский, Н.И.Хлебников, Е.Е.Миневич, А,Ф.Файнинов, Г.Н.Тимонькин и С,Н.Ткаченко (53) 68 1.3 (088.8) (56) Усольцев А.Г., Кислин Б.П. Сопряжение дискретных каналов связи с . ЭВМ. — M. Связь, 1973, с. 142, рис. 56а!

Авторское свидетельство СССР

Р 1397917, кл. G 06 F 11/00, 1986, (54) YCTPOACTBO ДЛЯ КОНТР(ЛЯ И ВОССТАНОВЛЕНИЯ ВЫЧИСЛИТЕЛЬНОГО ПРОЦЕССА (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано в процессорах с микропрограммным управлением. Цель изобретения . — повышение достоверности и оперативности контроля. Цель .достигается тем, что в известную совокупность узлов для контроля и восИзобретение относится к автоматике и вычислительной технике и может быть использовано в процессорах с микропрограммным управлением.

Цель изобретения — повышение достоверности и оперативности контроля.

На фиг.1 представлена структурная схема устройства; на фиг.2-13 — функ-. циональные схемы соответственно блока сравнения данных (условий), блока фиксации сбоев, блока повторения

2 становления, содержащего первый и второй каналы, каждый из которых включает блок сравнения данных, блок фиксации сбоев, блок повторения микрокоманд, блок микропрограммного управления, блок контроля, блок останова, блок задания режима, блок управления синхронизацией, распределитель тактовых импульсов и блок пуска, в каждый канал введены блок сравнения условий и блок задания режима диагностики, Сущность изобретения состоит в том, что в результате введения новых узлов и связей устройство приобретает способность сравнивать не только коды данных, но и коды логических условий, формируемые объектами контроля (процессорами), Поскольку коды логических условий несут дополнительную информацию о состоянии процессоров,. то тем самым повышается достоверность контроля.

1 з.п. ф-лы, 14 ил. микрокоманд, блока микропрограммного управления, блока контроля, блока останова, блока задания режима, .блока управления синхронизацией, распреде1 лителя тактовых импульсов, блока пуска, блока задания режима диагностики и формирователя адреса; на фиг. 14 временные диаграммы выходных сигналов: распределителя тактовых импульсов.

Устройство для контроля и восстановления (фиг. 1) содержит первый. 1.1

1605233 и второй 1.2 каналы, каждый иэ которых содержит блок 2 сравнения данных, блок 3 фиксации сбоев, блок 4 повторения микрокоманд, блок 5 микропрограммного управления, блок 6 контроля, блок 7 останова, блок 8 задания режима, блок 9 управления синхронизацией, распределитель 10 тактовых импульсов, блок 11 пуска, блок 12 ip сравнения условий и блок 13 .задания режима диагностики, Позициями 14.1 и

14.2 (фиг.1) ббозначены соответственно первая и вторая группы управляющих выходов устройства, 15.1 и 15.2 первая и вторая группы информационных выходов устройства, 16.1 (16.2) вторая группа информационных выходов первого (второго) канала, 17.1 и

17.2 — соответственно первая и вторая группы синхровыходов устройства, 18.1 и 18.2 — первый и второй выходы прерывания устройства, 19.1 и 19,2

=оответственно первая и вторая rpynjIb управляющих входов устройства, 25

20 — третья группа управляющих входов устройства, 21 — первая группа информационных входов устройства, 22 четвертая группа управляющих входов устройства, 23 — вторая группа инфор- 30 мационных входов устройства.

Позицией 24 обозначен выход блока сравнения данных, позициями 25 и 26 соответственно первая и вторая группы информационных входов блока сравнения данных, 27 и 28 — управляющие входы блока сравнения данных и блока сравнения условий соответственно, 29 — вторая группа выходов блока фик40 сации сбоев, 30 — группа синхровходов блока фиксации сбоев, блока повторения микрокоманд и блока микропрограммного управления, 31 и 32 соответственно. первая и третья груп- 45 пы управляющих входов блока фиксации сбоев, 33 — третий управляющий вход блока задания режима диагностики, 3436 — соответственно вторая группа вы" ходов блока повторения микрокоманд, его управляющий выход и его первая группа выходов, 37 и 38 — соответственно вторая и первая группы управляющих входов блока повторения микрокоманд 39 — выход сигнала сброса .

55 блока задания режима, 40 — 42 — соответственно,третья, первая и вторая группы выходов блока микропрограммного управления, 43 и 44 — соответственно первая и вторая группы управляющих входов блока микропрограм— много управления, 45 — группа выходов блока контроля, 46-48 — соответственно первый, второй и третий выходы блока останова, 49 — третий управляющий вход блока управления синхронизацией, 50 — выход прерывания блока задания режима диагностики, 51 — второй управляющий вход блока останова, 52 — выход сигнала настройки блока задания режима, 53 — синхровход блока останова, 54 — выход синхронной работы блока задания режима, 55 и 56 — соответственно выход пуска и выход опорной частоты блока задания режима.57-60 — соответственно первый, третий, четвертый и второй выходы блока управления синхронизацией, 61 — четвертый управляющий вход блока управления синхронизацией, 62 — группа выходов рас-, пределителя тактовых импульсов, 63 выход блока пуска, 64 - четвертый управляющий вход блока пуска, 65 выход блока сравнения условий, 66 вторая группа управляющих входов канала, 67 — первая группа информационных входов блока сравнения условий, 68 — третья группа информационных входов канала, 69 — втораягруппа информационных выходов канала, Блок 2 сравнения данных (блок 12 сравнения условий), схема которого представлена на фиг.2, содержит регистр 70, схему 71 сравнения кодов и элемент И 72.

Блок 3 фиксации сбоев (фиг. 3) содержит первый 73, второй 74, третий 75, четвертый 76 триггеры, блок

77 элементов И, первый 78 и второй

79 элементы ИЛИ, выходы 80.1 — 80.3 группы 38 выхоцов блока, входы 81.1—

81.3 группы 31 входов блока, входы

82.1-82.5 группы 30 входов блока, входы 83.1 и 83,2 группы 36 входов блока, входы 84.1-84.3 элемента ИЛИ

79, входы 84.4-84.7 группы 84 входов блока 77.

Блок 4 повторения микрокоманд (фиг. 4) содержит регистр 85 сдвига, первый 86 и второй 87 коммутаторы, первый 88, второй 89, третий 90, четвертый 91, пятый 92„ шестой 93 и седьмой 94 элементы И, элемент И-НЕ

95, первый 96 и второй 97 элементы

25 группы выходов 197 второй группы эле ментов И, разряды 198.1 †1.п входа

110.2 формирователя, разряды !99.1199,п входа 66 формирователя.

Рассмотрим назначение узлов уст—

Канал 1. 1 (1.2) (фиг.1) предназ— начен для управления, контроля и восстановления работоспособности соответствующего процессора вычисли4р тельной системы. 0ба канала имеют идентичную структуру. Управление ра— ботой процессора осуществляется с помощью управляющих сигналов, формируемых в вице микрокоманд на группе

45 14.1 (14.2) управляющих выходов канала. Эти сигналы формируются микропрограммно в соответствии с кодом операции, поступающим из процессора на вход 19.1 (19.2) соответствующего

5Q канала. Их формирование осуществля— ется с учетом сигналов логических условий, поступающих на вход 20 (22) канала от соответствующего процессора.

Переход к последующей микрокоманде возмбжен лишь при .отсутствии искажений в предыдущей микрокоманде.

При появлении искажений в канале фиксирует я сбой блока микропрограммно5 !60

ИЛИ и одновибратор 98, выходы 99.1 и 99.2 группы 36 выходов блока,выходы 100.1-100.7 группы 34 выходов блока, входы 10 1. 1 — 10 1.3 группы 37 входов блока, входы 102.1-102.4 группы 30 входов блока, входы 103.1 †1,3 группы 38 входов блока.

Блок 5 микропрограммного управле— ния (фиг.5) содержит первый 104 и второй 105 регистры, блок 106 памяти (представляет собой постоянное запоминающее устройство) и формирователь

107 адреса, группу выходов 108 регистра 104, выходы 109.1 †1.3 группы

40 выходов блока, выходы 110.1-110.3 группы 110 выходов блока 106 памяти, группу 111 входов регистра 105, группу 112 выходов формирователя 107, группу 113 выходов регистра 105, входы 114.1 и 114.2 группы 30 входов бло блока, входы 115.1 †1.7 группы 34 входов блока.

Блок;6 контроля (фиг.б) содержит первый 116, второй 117 и третий 118 сумматоры по моцулю два, первую третью группы ра..рядов 119.1-119.3 группы 42 входов блока, выходы 120.1120.3 указанных сумматоров образуют группу 45 выхоцов блока.

Блок 7 останова (фиг. 7) содержит первый 121 и второй 122 .элементы И и первый 1?3, второй 124 и третий

125 элементы ИЛИ.

Блок 8 задания режима (фиг. 8) содержит триггер 126, элемент НЕ 127, управляемый генератор 128 импульсов, первый 129, второй 130, третий 131, четвертый 132 и пятый 133 элементы коммутации.

Блок 9 управления синхронизацией (фиг.9) содержит первый 134, второй

135, третий 136, четвертый 137, пятый 138, шестой 139 и седьмой 140 триггеры, коммутатор 14 1, первый элемент И 142, элемент ЗАПРЕТ 143, второй 144 и третий 145 элементы И,элемент ИЛИ 146, элемент 147 задержки, разряцы 148.1 и 148.2 группы 62 входов блока.

Распределитель 10 тактовых импульсов (фиг. 10) содержит регистр 149, преобразователь 150 кодов, дешифратор 151, элементы И 152 и ИЛИ-НЕ 153, группу 154 выходов преобразователя

150, разряд 155 группы выходов цешифратора 151.

Блок 11 пуска (фиг.11) содержит первый 156 и второй 157 триггеры, 5233 6 первый !58.и второй 159 элементы И, элемент ИЛИ 160, входы 161. 1 и 161. 2 группы 62 входов блока.

Блок 13 задания режима диагностики (фиг.12) содержит первый 162 второй 153 и третий 164 триггеры, дешифратор 165, первый 166 и второй 167 элементы И, элемент ЗАПРЕТ 168, элемент ИЛИ 169, выход 170 элемента И

166, выходы !71.1 — 171.3 группы 32 выходов блока, выхопы 172.1 †1.3 группы 37 выходов C ..ã .(oêà, входы 173.1—

173.3 группы 40 входов блока, Формирователь 107.адреса (фиг.13) содержит первый 174, второй 175,тре— тий 176 и четвертый 177 триггеры,дешифратор 178, первый 179, второй 180, третий 18 1 и четвертый 182 шифраторы, блок 183 элементов И, первую группу184. 1... 184.п элементов И, вторую группу 185.1...185,п элементов И, первый 186, второй 187, третий 188 . и четвертый 189 элементы И, блок 190 элементов ИЛИ, первый 191, второй

192, третий 193, четвертый 194 v пятый 195 элементы ИЛИ, разряды 196,1—

196.п группы выходов 196 первой группы элементов И, разряды 197.1 †1.п

1605233 га управления и микракамянда формируется повторно. Если после трехкратного повторения искажения не исчезают, та в канале фиксируется отказ блока микропрограммного управления па данной микрокоманде, в результате чего на соответствующий процессор через выход 15. 1 (15.2) выдается код состояния канала. При этом канал пе- 10 реходит к реализации микропрограммы диагностики .

Работа каналов может осуществляться асинхронно или синхронно. При асинхронной работе каналы функционируют независимо. При синхронной работе переход к следующей микрокоманде в каждом канале возможен лишь по окончании формирования соответствующей микрокоманцы в другом канале, С целью синхронизации работы канал, окончив формирование микрокоманды без искажений, формирует в блоке 9 управления синхронизацией сигнал со" гласавания, который через выход 16.1 25 (16.2) канала поступает на аналогичный блок соседнего канала, При отсутствии сигнала согласования от соседнего канала канал приостанавливает (тормозит) свою работу до прихода 30 этого сигнала.

В случае синхронной работы, кроме того, в каждом канале при переходе к следующей микрокоманде происходит сравнение кодов логических условий (20 и 22) и кодов данных (21 и 23), сформированных процессорами в результате выполнения предыдущей микрокоманды. При несовпадении данных или логических условий канал фиксирует сбой праиессара и аналогично аписайнаму выше повторяет выдачу микрокоманды и сравнение ее результатов до трех раз, после чего в течение четвертага и пятого повторений выдает на процессор кад состояния канала и переходит к микрадиагнастике. При одновременном несовпадении и данных, и логических условий работа канала зависит ат состояния триггера маскирования прерываний, находящегося в блоке 13 задания режима диагностики.

Если прерывание запрещена, та канал работа, ",кяк и в препыдущих случаях.

Если ана рязрешена, то на выходе

18.1 (18,. .) кявяла фсрмируется сигнал прерывяния, я зятем на выход 15.1 (15. 2) падяется ка;т, сос таяния канала.

Блок 2 сравнения данных (фиг. 2) предназначен для сравнения кодов данных, поступающих на входы 25 и 26 от процессоров своего и соседнего канапов соответственно. Сравнение происходит по приходу сигнала на вход 27, формируемого в случае нормального обмена сигналами согласования между каналами. При несовпадении данных на выходе 24 блока формируется сигнал ошибки в данных.

Блок 3 фиксации сбоев (фиг. 3) предназначен для фиксации причин искажения микрокоманды управления работой блока 4 повторения микрокоманд и выдачей на выход 29 кода состояния канала на выход 15.1 (15.2) канала.

Этот код может использоваться процессором для диагностики и устранения последствий сбоев.

Триггеры 73 — 75 предназначены для фиксации искажения соответственно в адресе микрокоманды, в коде микрокоманды на выходе блока памяти микрока-. манд и в коде микрокоманды на выходе регистра микрокоманд. Триггер 76 предназначен для фиксации наличия искажений указанных типов или наличия несовпадения данных или логических условий с целью организации повторного формирования микракоманды.

Входы 8 1 ° 1 — 81.3 разрядов группы

31 входов блока 3 предназначены для подачи сигналов искажения соответственно в адресе микрокоманды, в коде микрокоманды и в регистре микрокоманд с выходов 120.1 — 120.3 блока 6 (фиг. 6).

Входы 82.1 — 82.5 разрядов группы

30 входов блока 3 предназначены для подачи соответственно четвертого,шестого, второго, седьмого и десятого синхраимпульсов с соответствующих выходов дешифратора 151 блока 10 (фиг. 10). Группа 32 входов блока 3 предназначена для подачи в этот блок сигналов несовпадения данных или логических условий с выхода блока 13.

Шина 84 блока 3 предназначена для подачи на блок 77 элементов И сигналов состояния элементов канала.

Разряды 84.1 " 84.3 шины 84 предназначены для подачи на элемент ИЛИ

79 и блок 77 элементов блока 3 сигналя 171.1 адновременнага несовпадения данных и логических условий при разрешенном прерывании, сигнала 171.2 нссавпацения кодов логических усла1605? 33

10 вий и сигнала 171,3 несовпадения данных соответственно, формируемых в блоке 13.

Разряды 84.4 — 84.7 шины 84 пред5 назначены для подачи на блок 77 элементов И сигналов о наличии соответ— ственно искажения в адресе микроко;манды, в коде микрокоманды, в регистре микрокоманд и сигнала сбоя блока микропрограмм. ого управления.

Разряды 83,1 и 83 ° 2 группы 33 входов блока 3 предназначены соответственно для подачи сигналов 99.1 сбросВ и третьего повторения микрокоманцы 99.2, формируемых в группе 36 выходов блока 4 (фиг. 4).

Разряды 80.1 — 80.3 группы 38 выходов блока 3 предназначены для подачи на блок 4 соответственно сигна,лов 103.1 наличия искажения в коде микрокоманды, 103.3 искажения в регистре микрокоманд и сигнала 103.2 искажения информации в блоке 5 или несовпадения данных или логических 25 условий.

Блок 4 повторения.микрокоманд используют для управления повторением микрокоманд при обнаружении в них кажений и при несовпадении кодов 30 цанных или логических условий, 1

Регистр 85 служит для подсчета числа повторений микрокоманды. Подсчет происходит путем сдвига содержимого регистра в сторону старших разрядов с одновременной записью единицы в младший разряд D1 через яход

DR. Сдвиг осуществляется подачей синхроимпульса на С-вход регистра.

Количество разрядов регистра, уста- 40 новленных в единицу, соответствует числу повторений микрокоманды, причем разряды регистра принимают еци" ничное значение последовательно, начиная с первого, который подключен 45 к входу элемента ИЛИ 97.

Коммутатор 86 блока 4 предназначен для формирования строба записи информации в регистр микрокоманд при появлении первого синхроимпульса на соответствующем выходе дешифратора

151 блока 10. Этот строб в виде разряда 100.5 группы 34 выходов блока 4 поступает на вход 115.7 регистра 105 микрокоманд блока 5.

Коммутатор 87 блока 4 необходим для формирования импульса чтения ин— формации из блока 106 памяти микрокоманд блока 5.

Элемент И 88 предназначен для формирования импульса сдвига на С-входе регистра 85 при повторении мнкрекоманд, элементы И 89 и 90 — лля

Элементы И 92-94 служат для формирования соответствующих разрядов

100.2 †1.4 группы 34 выходов блока

4, поступающих соответственно на входы 115.2 — 115.4 триггеров 175 — 177 блока 5 и управляющих формированием адресов соответственно второй, третьей и четвертой диагностических микропрограмм.

Элемент И-НЕ 95 р для формирования строба низкого уровня в разряде 100.6 группы 34 выходов, поступающего íà V-вход 115.5 регистра

104 адреса блока 5 для блокировки этого регистра, элемент ИЛИ 96 — для развязки сигналов сброса регистра 85, элемент ИЛИ 97 — для формирования сигнала повторения микрокоманд, управляющего работой блока 10.

Одновибратор 98 служит для формирования импульса, по которому при четвертом повторении искаженной микрокоманды в одном из разрядов 100.1

100.4 формируется сигнал на переход к соответствующей диагностической микропрограмме.

Разряды 99.1 и 99.2 группы 36 выходов блока 4 предназначены для подачи сигналов соответственно сброса и третьего повторения микрокоманды в разряды 83.1 и 83.2 группы 36 входов блока 3. Разряд 99 ° 1, кроме того, подается на вход 33 блока 13.

Разряды 101.1 — 101.3 группы 37 входов блока 4 предназначены для подачи сигналов соответственно 172.1

172.3 с группы 37 выходов блока 13, разряды 102.1 — 102.4 группы 30 вхо1 дов — для подачи соответственно вось-1 мого, девятого, первого и второго синхроимпульсов с выходов 62 блока

1605233

45

10. Вход 39 служит для подачи сигнала сброса с выхода блока 8 .

Оцновибратор 98 предназначен для формирования импульса, по которому при четвертом повторении искаженной микрокоманды в одном из разряцов

100.1 — 100 ° 4 формируется сигнал на переход к соответствующей диагностической микропрограмме. 10

Разряды 99.1 и 99.2 группы 36 выходов блока 4 предназначены цля пода" чи сигналов соответственно сброса и третьего повторения микрокоманды в разряды 83.1 и 83,2 группы 36 входов блока 3. Разряд 99.1, кроме того, подается на вход 33 блока 13.

Разряды 101.1 - 101,3 группы 37 входов блока 4 предназначены для подачи сигналов соответственно 172.1172.3 с группы 37 выходов блока 13, разряды 102,1 — 102.4 группы 30 входов — для подачи соответственно восьм6го, девятого, первого и второго синхроимпульсов с выходов 62 блока 25

10, вход 39 — для подачи сигнала сброса с выхода блока 8.

Разряды 103.1 — 103.3 группы 38 входов блока 4 предназначены для подачи сигналов с разрядов соответственно 80.1, 80.3 и 80." группы 38 выходов блока 3.

Блок 5 микропрограммного управления (фиг. 5) применяют для управления работой процессора соответствующего канала. В нем регистр 104 предназначен для хранения адреса очередной микрокоманды. Запись адреса в регистр происходит по первому синхроимпульсу, поступающему с выхода 62 40 блока 10 на вход 114.2 блока 5,при наличии разрешающего сигнала с входа 115.5. Группы входов D1 и D2 регистра 104 предназначены для подачи на него соответственно модифицируемой и немодифицируемой части коца адреса очередной микрокоманды.

Регистр 105 блока 5 предназначен для хранения кода операционной части очередной микрокоманды. Запись в этот регистр происходит при наличии синхроимпульса на входе 115.7, поступающего с выхода 100.5 бпока 4 в момент появления первого синхроимпульса на выходе 6? блока 10.

Бпок 106 памяти служит для хранения микропрограмм управления работой процессора соответствующего канала.

Считывание из него разрешается сигна- лом с входа 115,6, формируемым на выходе 100. 7 блока 4.

Формирователь 101 адреса (фиг. 13) предназначен для формирования адреса очередной микрокоманды. !Пина 108 предназначена для подачи кода адреса на блок 106 памяти и на блок 6 контроля.

Разряды 109.1-109.3 группы 40 выходов блока 5 предназначены дпя поцачи на блок 13 (фиг.12) сигналов соответственно 173.1 и 173.2 на установку и сброс триггера l62 маскирования прерываний, а также сигнала 173.3 на сброс триггеров 163 и 164 блока 13.

С групп выходов 110,1 — 110.3 блока 106 памяти подаются коды немодифицируемых, модифицируемых разрядов адреса микрокоманды и коц проверяемых логических условий соответственно.

Через группу 111 выходов блока 106 выдается код операционной части микрокоманды.

Группа 112 выходов формирователя

107 адреса предназначена для подачи на регистр 104 моцифицируемых разрядов кода адреса, Группа 113 выходов регистра 105 предназначена для выдачи кода операционной части микрокоманды на объект управления через выхоц 4 1 (проце. сор) и в блок 6 через соответствующую группу раэрядоя выхода 42.

Разряды 114.1 и 114.2 группы 30 входов блока 5 предназначены для подачи соответственно второго и первого синхроимпульсов с выхоца 62 блока 10.

Разряды 115. 1 — 115.4 группы 34 входов предназначены для поцачи сигналов сбоя блока микропрограммного управления (с выхода 100,1 блока 4), несовпадения кодов логических условий (с выхода 1.00.3 блока 4) и одновременного несовпадения данных и кодов логических условий при запрете прерывания (c выхода 100.4 блока 4), разряд 115.5 группы 34 входов — цля подачи сигнала, формируемого на выходе 100.6 блока 4 и разрешающего запись в регистр 104, разряд 1l5.6 группы 34 входов — для подачи сигнала, формируемого на выходе 100.7 блока 4 и разрешающего считывание из блока 106, разряд 115.7 группы 34 входов — цля подачи сигнала, формируемого на выхоце 100.5 блока 4 и

1605233

25

45 предназначенного для разрешения записи в регистр 105.

Блок 6 контроля (фиг. 6) предназначен для контроля на четность информации, поступающей из блока 5.

Входящие в.него сумматоры 116 — 118 по модулю два предназначены для контроля на четность информации, поступающей через входы 119.1 — 119,3 соответственно из регистра 104, блока 106. памяти и регистра 105 блока 5 (фиг.5). При четности информации сумматор формирует нулевой сигнал, а при нечетности — единичный сигнал, свидетельствующий об искажении информации. Выходы разрядов 120.1120.3 предназначены для выдачи сигнала ошибки в разряды соответствен.но 81.1 — 81.3 группы 31 входов блока 3 (фиг. 3) °

Блок 7 -останова (фиг. 7) предназначен для формирования сигналов сброса, останова и прерывания. Элемент

И 12 1 блока 7 предназначен для формирования сигнала прерывания в своем канале при появлении на входе 5 1 блока 7 сигнала прерывания от соседнего канала и работает только при синхронной работе каналов.

Элемент И 122 предназначен для формирования сигнала останова в процессе настройки при появлении сигналов,прерывания в своем или соседнем канале на входах 50 или 51 соответственно (фиг. 7).

Элемент ИЛИ 123 предназначен для формирования сигнала прерывания на выходе 46 блока 7.

Элементы ИЛИ 124 и 125 служат для формирования сигналов сброса на со. ответствующих выходах 47 и 48 блока 7.

Блок 8 задания режима .(фиг. 8) ! предназначен для управления режимами работы устройства, триггер 126 для задания синхронной работы каналов устройства (в единичном состоянии) с выхода 54, элемент НЕ 127 для формирования единичного потенциала.

Генератор 128 предназначен для

L формирования импульсов опорной частоты на выходе 56 при наличии еди— ничного сигнала íà его управляющем входе. Элементы 129 и 130 коммутации используются для формирования сигнала настройки и сигнала включения генератора 128 соответственно, эле10

55 менты 131 — 133 коммутации — для формирования сигналов установки триггера 126 в единичное состояние, сигнала сброса на выходе 39 и сигнала пуска распределителя тактовых импульсов на выхоце 55 соответственно.

Блок 9 управления синхронизацией (фиг.9) прецназначен для координации работы блоков своего канала, а также работы каналов межцу собой.

Триггер 134 фиксирует сигнал о завершении формирования опноименных микрокоманц в обоих каналах, триггер

135 фиксирует синхронную (зависимую) работу каналов, триггер 136 предназначен для управления торможением работы распределителя 10, при котором последний зацикливается на выдаче десятого синхроимпульса.

Триггеры 137 и 138 предназначены для формирования сигнала формирования одноименных микрокоманц в обоих каналах устройства, триггер 139 для фиксации факта пуска своего канала в работу, триггер 140 — для фиксации факта завершения формирования микрокоманды в своем канале.

Коммутатор 141 предназначен для формирования на выходе 57 блока 9 сигнала разрешения сравнения данных, сформированных процессорами обоих каналов в. результате выполнения одноименных;микрокоманд.

Элемент И 142 служит для управления триггером 134. При. появлении на выходе 35 сигнала повторения микрокоманды элемент по десятому синхроимпульсу с входа 148.1 устанавливает триггер 134 в -"1".

Элемент ЗАПРЕТ 143 предназначен для управления триггером 140, разрешая его установку в " 1" лишь при отсутствии на вхоце 35 сигнала повторения микрокоманцы в случае синхронной работы каналов.

Элемент И 144 предназначен для формирования на выходе 58 блока 9 сигнала согласования, поступающего через группу 16.1 (16.2) выходов канала на вхоц 61 блока 9 противопо« ложного канала и свидетельствующего о завершении процесса формирования микрокоманцы в своем канале.

Элемент И 145 предназначен для формирования сигнала завершения формирования одноименных микрокоманц в обоих каналах, элемент ИЛИ 146 — для формирования сигнала сброса тригге—

16

1605233 ра 136, элемент 147 задержки — цля

;правления длитеJlbHoc Tblo HMIIJJJII cB на выходе элемента И 145.

Разряды 148.1 и 148 .2 группы вхо5 цов 62 предназначены для поцачи соответственно десятого и девятого синхроимпульсов с выхода 62 блока 10.

Распределитель 10 тактовых импульсов (фиг.10) предназначен для формирова- 10 ния импульсов, синхронизирующих работу блоков канала в соответствии с временными диаграммами, изображенны— ми на фиг.14.

Регистр 149 распределителя 10 (фиг.10) предназначен для фиксации кодов состояний $1-S10 распределителя. Эти состояния соответствуют формированию первого-цесятого синхрОимпульсОВ. Код сОстОяния форми- 2{) руется на группе D-вхоцов регистра и записывается в него при поступлении синхроимпульса на С-вход. При подаче сигнала на вход S9 регистр устанавливается в состояние S9=0111= 25 < 2 3.Q +»

Преобразователь 150 кодов пред.назначен для формирования сигналов возбуждений автомата, состоящего из регистра 149, преобразователя 150 и.дешифратора 151. Для кодирования десяти используемых состояний автомата выбран код Грея, в котором первое состояние имеет код 0001, а десятое — 0101. При подаче сигнала на вход 63 распределителя 10 автомат зацикливается на выдаче цевятогодесятого тактовых импульсов.

D< = ()„О, Ч О, Яз

Dz < ЪЧЧ QqVQz Qgc(ey

= Qt 1 Qq Qz Qge e3 4Qz Q>

П,=Q, Q

Дешифратор 151 преобразует коды состояний регистра 149 в синхроим50

Если входы триггеров (разрядов) регистра 149 обозначить через П<, 40, D, Пз и П g, а состояния этих триггеров — через Q<, 0 » 0 > и О,» и считать, что в первом состоянии S =

=0001 триггеры имеют состояния: 0

1 — 0 = 0 — — О, 0 = 1, то функции 45 возбужцения, реализуемые преобразователем 150,,можно описать следующим образом:. пульсы на выходах разрядов группы 62 выходов распределителя в соответст— вии с диаграммами (фиг.14).

Элемент И 152 предназначен для формирования сигнала торможения распределителя тактовых импульсов на выдаче десятого синхроимпульса, элемент ИЛИ-ИЕ 153 — для управления записью кодов в регистр 149, группа 154 выходов преобразователя 150 — для передачи сигналов возбуждения на входы триггеров регистра 149. С выхода разряда 155 цешифратора 151 подается десятый синхроимпульс.

Рходы 56, 60.и 39 предназначены соответственно цля поцачи тактовых импульсов опорной частоты, сигнала торможения распределителя и сигнала сброса, устанавливающего регистр 149 в состояние 1001.

Блок 11 пуска (фиг. 11) предназначен для управления работой распределителя 10 тактовых импульсов и блока 9 управления синхронизацией.

Триггер 156 предназначен для формирования на выходе 63 блока 11 сигнала зацикливания распрецелителя 10 на выдаче девятого — десятого синхроимпульсов, триггер 157 — для фиксации сигнала пуска своего канала, поступающего с входа 59, элемент И 158для формирования сигнала на установку триггера 156 в "1", элемент И 159— для формирования сигнала на установ.ку триггера 150 в "0" девятому синхроимпульсу при наличии сигнала сброса на входе 47, элемент ИЛИ 160 с инверсным входом, подключенным к входу 54, предназначен для управления работой элемента И 158.

Разряды 161.1 и 161.2 группы 62 входов блока 11 предназначены для подачи соответственно девятого и десятого синхроимпульсов.

Блок 12 сравнения условий имеет структу1 у, аналогичную блоку 2 (фиг.2) и предназначен для сравнения кодов логических условий, поступающих на входы 66 и 67 от процессоров своего и соседнего каналов соответственно.

Блок 13 задания режима диагностики (фиг. 12) предназначен для управления работой блоков 3, 4 и 7 на основе анализа условий несовпадения данных или логических условий.

Триггер 162 предназначен цля маскирования прерываний путем формирования сигналов, разрешающих (в еди!

7 !

1605233 ничном состоянии триггера) или запрещающих (в нулевом состоянии) формирование сигнала прерывания на выходе 50, триггеры 163 и 164 — для фиксации сигналов ошибкй соответственно в логических условиях и в данных, поступающих на входы 65 и 24, по спаду сигнала на их синхровходах.

Дешифратор 165 служит для управления повторением микрокоманд при сбое процессора на диагностическую микропрограмму, которая соответствует причинам сбоя. Выход "1" дешифратора управляет переходом на вто- 15 рую диагностическую микропрограмму, выход "2" — на третью, выход "3" на четвертую.

Элементы И 166 и 167 предназначены для формирования соответственно сигнала прерывания и сигнала перехода на.четвертую диагностическую микропрограмму при одновременной ошибке в данных и и логических условиях с учетом состояния триггера 162. 25

Элемент ЗАПРЕТ 168 предназначен для управления синхровходами триггеров 163 и 1Б4, элемент ИЛИ 169 для формирования сигнала сброса этих триггеров. 30

Разряды 171.1 — 171.3 группы 32 выходов предназначены для подачи сигналов в разряды соответственно

84.1 — 84.3 группы 32 входов бло— ка 3.

Вход 33 блока предназначен для подачи сигнала сброса с выхода элемента ИЛИ 96 блока 4 (фиг. 4).

Разряды 172. 1 — 172. 3 группы 37 выходов предназначены для подачи сигналов в разряды. соответственно

100.1 — 100.3 группы 34 входов бло.— ка 4, разряды 173. 1 — 173. 3 группы

40 входов — для подачи соответствен- 45 но сигналов установки в "1" и в "0". триггера 162 и установки в "0" триггеров 163 и 164. Эти сигналы формируются на выходах 109.1 — 109.3 реги— стра 105 6s ока 5 (фиг.5) . Формирователь 107 адреса (фиг. 13) пред— назначен для формирования а,цреса очередной микрокоманды блока 5 (фиг. 5) .

Триггеры 174 — 177 формирователя

107 фиксируют сигналы перехода со55 ответственно на первую, вторую, третью и четвертую диагностические микропрограммы.

Дешифратор 178 предназначен для управления режимами формирования адреса в соответствии с кодом логических условий, поступающим на группу входов 110. 3 с соответствующих выходов блока 106 памяти, -гПри возбуждении выхода "1" дешиф.— ратора адрес определяется кодом операции с вхоца 43. При возбуждении выходов "2", "3", "4" или "5" соответствующий шифратор 179, 180, 181 или 182 формирует адрес первой микрокоманды соответственно первой, второй, третьей или четвертой диагностической микропрограммы.

Возбуждение выхода "6" предопределяет передачу модифицируемых раз рядов адреса с входом 110.2 через, блок 183 элементов И без изменений.

При возбуждении:i-ro разряда группы выходов ."7™ на соответствующем элементе 185. i (i 6 1,1, где 1 †чисjao проверяемых условий) осуществляет ся проверка соответствующего логического условия с вхоцов 66.

I (P. режиме повторения микрокоманд после четвертого повторения по сигналу с соответствующего входа . 115.1

115.4 соответствующий триггер 174 !

1177 устанавливается в "1" запирая

Э сигналом с инверсного выхода через элемент 191 дешифратор 178 и возбуж дая сигналом с прямого выхода соот ветствующий шифратор .1 79-182. Этот шифратор формирует .адрес первой микрокоманды соответствующей диагностической микропрограммы, который по очередному первому синхроимпульсу с входа 114.2 записывается в регистр

104 (фиг. 5). Далее по второму синхроимпульсу с входа 114 1 срабатывает соответствующий элемент И 186189, устанавливая в "0" соответствующий триггер, ранее установленный в "1". При этом отпирается шифратор 179.

Устройство работает следующим образом.

Основным в работе устройства является синхронная или асинхронная работа его каналов в режимах: "А" пуска, "Б" — нормальной работы, "В"повторения микрокоманд ("В1" — при

19

1605233 сбое блока микропрограммного управления, "В2" — при ошибке в логических условиях, "R3" — при ошибке в данных, "В4" — при ошибке одновременно в данных и в логических условиях и запрете прерывания, "В5" при одновременной ошибке в данных и в логических условиях и разрешенном прерывании); à — перехода к микродиагностике.

Работу устройства будем рассматривать на примере первого канала, называя второй канал противоположным каналом.

В режиме "А" первоначальное состояние блока 5 микропрограммного управления в обоих каналах таково, 20 что триггеры 174 — 177 установлены в "0", на выходах 110. 1, 110 ° 2. и

111 блока 106 (фиг. 5) присутствуют нулевые сигналы, а с группы 110. 3 выдается коц, который в соответст- 25 вии с описанным выше принципом действия формирователя 107 адреса предопределяет перецачу каца операции с входа 19.1 на вход 112 регистра 104 в качестве начального адреса соответствующей микропрограммы (входы начальной установки не показаны).

С помощью элемента 131 коммутации и триггера 126 (фиг. 8) на выходе 54 блока 8 формируется сигнал, 35 задающий синхронную (при единичном уровне сигнала) или асинхронную (при нулевом уровне сигнала) работу каналов. В режиме "А" цля синхронной работы каналов с помощью элемента 132 40 коммутации на выходе 39 блока 8 (фиг. 8) Формируется сигнал, которым все триггеры блоков 3, 4, 6 и 9 устанавливаются в "0", а регистр !49 распределителя 10 тактовых импуль- 45 сов (фиг. 10) устанавливается в состояние S9 = 0111, предопределяя выдачу единичного сигнала в разряд девятого синхроимпульса на выходе 62 распределителя. Этим импульсом триггер 156 блока 11 устанавливается в

"0", при этом единичным сигналом с выхода 63 распределитель 10 зацикливается на выдаче девятого — десято—

ro синхроимпульса.

С помощью элемента 130 коммутации запускается в работу генератор 128 блока 8, формирующий тактовые импульсы опорной частоты на выходе 56 блока 8, и распределитель 10 тактовых импульсов формирует девятый— десятый синхроимпульсы на выходе 62.

При этом триггеры 135, 136, 140 и

137 блока 9 (фиг. 9) устанавливаются в "1", что приводит к выдаче единичного сигнала на выходе 60 блока 9 и торможению распределителя 10 на выдаче десятого импульса.

Затем с помощью элемента 133 коммутации на выходе 55 блока 8 (фиг.8) формируется сигнал пуска распределителя. Этот сигнал устанавливает в

"1" триггер 139 блока 9 (фиг. 9), обусловливая выдачу сигналов на выходах 57 — 59 этого блока.

При этом с выхода 58 блока 9 противоположного канала на вход 61 блока 9 рассматриваемого канала (фиг. 9) поступает аналогичный сигнал, которым триггер 138 устанавливается в "1". Это приводит к выработке элементом И 145 импульса, которым триггеры 137 и 138 устанавли-. ваются в "0", а триггер 134 устанавливается в "1", сбрасывая триггер

136 и снимая с выхода 60 сигнал торможения распределителя 10 (фиг. l0). Одновременно сигнал с выхода 59 блока 9 устанавливает в "1" триггер 157 блока 11, фиксируя факт запуска канала в работу. После этого элементом 133 коммутации снимается сигнал пуска с выхода блока 8 °

Одновременно сигнал с выхода 59 блока 9 через выхоц 16.1 канала поступает на вход 64 блока 11 противо-. положного канала, а соответствующим сигналом, сформированным противоположным каналом, устанавливается в

"1" триггер 156 блока 11 рассматриваемого канала, снимая с выхода 63 сигнал зацикливания распределителя 10.

Распределитель начинает вырабатывать полную серию синхроимпульсов (с первого по" десятый, фиг. 14), и канал . переходит в режим Б .

Особенностью режима "А" в случае асинхронной работы каналов является присутствие на выходе 54 блока 8 нулевого сигнала, вследствие чего не происходит установка в "1" триггеров

134 — 137 и 140 блока 9 (фиг. 9), не формируются сигналы на его выходах

60, 57 и 58 и не происходит терможение распределителя 10.

F режиме "Б" устройство реализует последовательность микрокоманд без

22

21

1605233

50 с боев. При синхронной работе каналов по первому синхроимпульсу, поступающему с разряда 114.2 группы 30 входов блока 5, в регистр 104.записывается адрес очередной микрокоманды, сформированный формирователем 107 (фиг, 5). При этом íà V-входе реги,стра присутствует разрешающий еди ничный сигнал, сформированный эле ментом И-НЕ 95 в разряце 100.6 груп пы 34 выходов блока 4.

Одновременно сигналом с входа

115.7, сформированным коммутатором

86 в разряде 100.5 группы 34 выхо.дов блока 4, в регистр 105 записы вается код операционной части предыдущей микрокоманды с выхода 111 блока 106 памяти. Этот коц подается через выхоц 14.1 канала на соответст,вующий процессор, обеспечивая выполнение в нем соответствующего набора микроопераций.

По второму синхроимпульсу, поступающему с выхоца 62 распрецелителя 25

10 в разряд 102.4 входа 30 блока 4, коммутатор 87 формирует в разряде

100.7 группы 34 выхоцов блока 4 сигнал, который, поступая на разре— шающий вхоц 115.6 блока 106 памяти, обеспечивает считывание кода очерецной микрокоманцы на внутренний выходной регистр этого блока. Этот код поступает на выходы 110 и 1 11 блока 106.

Одновременно второй синхроимпульс поступает с входа 53 блока 7 на выход 48 этого блока, устанавливая в блоке 9 триггеры 134, 135 и 140

tt tt в 0

По девятому синхроимпульсу,. пос тупающему из разряда 148.2 входа 62 блока 9, триггеры 135 и 136 устанавливаются в 1, подготавливая сигналом на выходе 60 распределитель 1О 45 к торможению в случае рассогласования работы каналов.

По десятому синхроимпульсу, пос— тупающему в разряд 148.1 входа 62 блока 9, триггер 140 (в случае отсутствия сигнала повторения микрокоманды на входе 35 блока 9) устанавливается в "1", фиксируя завершение выполнения микрокоманды в своем канале. При этом с выхода 58 блока 9 на вход 61 блока 9 противоположного канала (в рассматриваемом случае второго) через шину 16.1 подается сигнал согласования. В случае нор мальной работы противопол,жного (второго) канала в этот момент от него должен поступать соответствующий сигнал и на вход 61 блока 9 рассматриваемого первого канала, который будет зафиксирован триггером 138.

На выходе элемента И 145 сформируется импульс, которым триггеры 137 и и 138 установятся в "0", а триггер

134 — в "1", сбрасывая при этом в

"0" триггер 136 и снимая тем самым с выхода 60 сигнал торможения распределителя 10. Этот же импульс, поступив на выход 57 блока 9, разрешит сравнение в блоках 2 и 12 ко- дов данных и логических условий, которые выработаны процессорами обоих каналов в результате выполнения микрокоманды. В случае совпадения этих кодов с приходом очередного первого синхроимпульса каналы перейдут к формированию очередной микрокоманды,как описано выше.

В случае, если сигнал согласования от противоположного канала поступит на блок 9 с задержкой (например, из-за повторения микрокоманды в этом канале), работа опережающего канала тормозится благодаря наличию сигнала торможения на входе 60 распределителя 10 ° Оособенности асинхронной работы каналов в режиме "Б" аналогичны режиму "А".

В процессе формирования микрокоманды блоком 6 производится контроль на четность информации, вырабатываемой блоком 5, а блоками 2 и 12 сравнение результатов выполнения микрокоманды. При появлении ошибки канал переходит в режим. "В".

В режиме "В" осуществляется повторение микрокоманды с целью анализа причин ошибки (сбой или отказ) и восстановления нормальной работы, если ошибка была вызвана сбоем. Режим имеет пять модификаций ("В1

1"В5") в зависимости от вида ошибки.

В режим "В1" канал переходит при ошибке в информации, вырабатываемой блоком 6. Если искажен коц адреса на выходе 108 регистра 104, то формируется сигнал ошибки в разряде 120.1 выхода 45 блока 6, который фиксируется триггером 73 блока 3 по четверто— му синхроимпульсу. Если искажена информация на выходах 110 блока 106 памяти, то формируется сигнал ошибки в разряде 120.2 выхода 45 блока 6, )4

23

1605233 который Фиксируется триггером 74 блока 3 по шестому синхроимпульсу. Fcли искажена операционная часть микрокоманды на выходе 113 регистра 105, то формируется сигнал ошибки в разряде 120.3 выхода 45 блока 6, который фиксируется по второму синхроимпульсу на триггере 75 блока 3.

При установке триггеров 73, 74 или 75 блока 3 в "1" элемент ИЛИ 79 формирует сигнал "Нет нормы", который по седьмому синхроимпульсу фиксируется триггером 76. Этот сигнал, поступая через шину 38 в блок 4, от— пирает элемент И 88, вследствие чего восьмой синхроимпульс проходит через этот элемент и вызывает сдвиг в регистре 85 с установкой в "1" его первого разряда. Сигналом с .выхода 20 этого разряда через элемент ИЛИ 97 1 на выходе 35 блока 4 формируется ециничный сигнал повторения микрокоманды.

Этим сигналом в блоке 9 запира- 25 тся элемент ЗАПРЕТ 143 и отпирается элемент И 142. Поэтому по десятому синхроимпупьсу триггер 140 не будет установлен в "1", как это было в режиме "Б", а останется в "0", и сигнал согласования на выходе 58 блока

9 не будет сформирован. При этом произойдет торможение соседнего канала на данной микрокоманде. Триггер 134 по десятому синхроимпульсу, в отличие от режима "Б", установится в "1" и сбросит в "0" триггер 136, сняв при этом сигнал торможения с выхода

60. Распрецелитель тактовых импульсов начнет формировать новую серию из десяти импульсов, в течение которой повторится рассмотренный выше процесс формирования той же самой микрокоманды.

Этот процесс может повторяться 45 до трех раз, причем перехоц в нормальный режим возможен лишь при устранении ошибки, т.е. при установке в

"0" соответствующего триггера 73-75 блока 3. При этом становится нулевым О сигнал "Нет нормы" на выходе элемента ИЛИ 79, который через выход 38 блока 3 запирает н блоке 4 элемент

И 88, предотвращая поцачу импульсов сдвига на регистр 85. Этим сигналом в бпоке 4 отпирается элемент ЗАПРЕТ.

Лсрез него по во..ьмому синхроимпульсу цементом ИЛИ 96 Формируется сигнал брос». Этим сигналом регистр 85

yc"òàíàíëèèëeòñÿ в "0", формируя через элемент ИЛИ 97 нулевой сигнал на выходе 35 блока 4. Этим же сигналом сброса через выход 36 блока 4 устанавливается в "0" триггер 76 блока

3. Далее (по девятому и десятому синхроимпульсам) канал завершает работу ак же, как и в режиме "B", и с наалом новой серии синхроимпульсов раотает в этом режиме.

Если в течение трех повторений микрокоманды ошибка не устранена, то после третьего повторения с выхода третьего разряда регистра 85 в разряд 99.2 шины 36 поступает единичный сигнал. Этим сигналом в блоке 3 отпирается блок 77 элементов И и по десятому синхроимпульсу через него на выход 29 блока 3 и далее — на выход

15.1 канала — выдается код состояния канала, который поступает в процессор соответствующего канала и может ,использоваться для диагностики. Канал переходит в режим "1". Этот же сигнал, поступая на элемент ИЛИ 78, предотвращает возврат канала в режим

"Б" при работе в режиме "Г".

В режимах "В2" или "ВЗ" канал оказывается при появлении сигналов ошиб-. ки в логических условиях или в данных. Эти сигналы могут быть сформированы на выходах 65 или 24 блоков

12 или 2 соответственно по импульсу разрешения сравнения с выхода 57 блока 9. По спаду этого импульса сигнал ошибки в логических условиях записывается в триггер 163, а сигнал ошибки в данных — в триггер 164 бло- . ка 13.

При ошибке только в логических условиях возбудится выход "1" дешифратора 165, а при ошибке только в данных — его выход "2", формируя единичные сигналы в разрядах соот— ветственно 171.2 и 171.3 выхода 32 блока 13, а также в разрядах 172.2 и 172.3 его выхода 37. Поступая на элемент ИЛИ 79 блока 3, сигналы с выхода 32 блока 13 формируют единичный сигнал на выходе этого элемента.

Далее работа канала аналогична режиму "В1", с тем лишь отличием, что возврат к нормальной работе (в режим "Б") слу ае устранения ошибки в данных или в логических условиях происходит за счет снятия единичного сигнала с соответствующего разряда выхода 32 блока 13. Сигналы с

1605233 выхода 37 блока 13 используются в блоке 4 в случае перехода из режима

"82" ("83") в режим "Г".

В режимы "84" и "85" канал переходит в случае появления ошибки од— новременно как в данных, так и в логических условиях. При этом возбужается выход "3" дешифратора 165 лока 13, отпирая один из элементов

166 или 167, в зависимости от сосояния триггера 162 маскирования прерываний.

Если прерывание запрещено, что

"оответствует режиму "84", то единичный сигнал с выходя элемента И 167 поступит в разряды 171.1 и 172.1 выходов соответственно 32 и 37 блока

13, и канал перейцет к повторению микрокоманды аналогично тому, как ,это было в режимах "82" или "83".

Если прерывание разрешено, что соответствует режиму "85" то единичный сигнал с выхода 170 элемента

iH 166 поступит на выход 50 блока 13, вследствие чего на выходе 46 блока 7 появится сигнал прерывания. Этот сигнал через выход 18.1 (18.2) канала поступит в соответствующий процессор, возбуждая, например переход на программу,циагностики. Одновременно этот сигнал поступает .ерез выход

16.1 (16.2) канала на вход 51 блока

6 противоположного канала. При синхронной работе каналов это приводит к выдаче сигнала прерыван я этим блоком.

Завершается режим "85" переходом в режим "Б" при установке триггеров

163 и 164 блока 13 по сигналу сброса, который может поступить или с выходя

39 блока 8, или из разряда 173.3 входа 40 блока 13.

В режиме Г" осуществляется четвертое и пятое повторения процесса формирования микрокоманды, в течение которых происходит переход к одной из четырех диагностических микропрограмм. Каждая из них соответствует одному из режимов "81" — "84", а именно тому из них, от которого произошел переход к режиму "Г". При этом возврат канала в режим "Б" предотвращается единичным сигналом с выхода третьего разря:.я регистра 85 блока 4.

При четвертом повтор» IIIII микрокоманды по единичному сигнд.чу с выхода чет верт гo разряда pc ãHI òpë 85 вие на схему рассмотрено при описа— нии режима "А" . При этом дополнительно к описанному устанавливаются в

"0" триггер 139 блока 9 и триггеры.

157 и 156 блока 11, в результате чего сигналы на выходах 58 и 59 блока

9 принимают нулевое значение, а сиг— нал на выходе 63 блока 11 — единичное значение, вызывая зацикливание

50 распределителя 10 на девятом — десятом синхроимпульсе. Одновременно нулевой сигнал с выхода 59 блока 9, поступая на вход 64 блока 11 противоположного канала, вызывает установку в "О" триггера 156 этого блока и зацикливание распределителя 10 этого канала.

При настройке устройства останов. ка е го работы может oc vIIIpc твляться

40 оцновибрятор 98 формирует который„ проходя через один из элементов 91, 92, 92 или 94, поступаеч в соответствующий разряд выхода 34

11 и блока 4 и устанавливает в 1 соответствующий григгер 174, 175, 176 илп 177 формирователя 107 бпока 5

Режиму "81" соответствуют элементы И 91 и триггер 174, режимы "82", "83" и "84" соответственно элементы

И 92-94 и триггеры 175 — 177. Таким образом на выходе 112 формирователя

107 формируется адрес первой микро— команды соответствующей диагности— ческой микропрограммы.

Одновременно нулевым сигналом с инверсного выхода четвертого разряда регистра 85 блока 4 запирается элемент И-НЕ 95, снимая запрет на запись информации в регистр 104 блока .5.

При пятом повторении единичным сигналом с выхода пятого разряда регистра 85 блока 4 отпирается элемент И 89, благодаря чему по девятому синхроимпул ьсу на выходе элемента ИЛИ 96 формируется сигнал "Сброс".

Им устанавливается в "0" регистр 85 блока 4, а через выход 36 блока 4 устанавливаются в нуль триггеры 7376 блока 3 и триггеры 163 и 165 блока 13. Тем самым канал переводится в режим нормального функционирования (режим "Б"), в котором начинает выполняться диагностическая микропрограмма.

Остановка работы устройства возможна путем формирования сигнала сброса на выходе 39 блока 8, Его дейст27

1605233

20

3.0

40

55 дополнительно в случае появления сигнала прерывания на входе 50 блока 7.

Дпя этого с помощью элемента 129 коммутации блока 8 на выхоце 52 блока формируется сигнал, отпираюший элемент И 122 блока 7 и разрешающий выдачу сигнала прерывания на выход 47 блока 7 в качестве сигнала сброса. формула изобретения

1. Устройство для контроля и восстановления вычислительного процес1 са, содержащее первый и второи каналы, каждый из которых включает блок сравнения данных, блок фиксации сбоев, блок повторения микрокоманд, блок микропрограммного управления, блок контроля, блок останова, блок задания режима, блок управления синхронизацией, распределитель тактовых импульсов и блок пуска, причем первая и вторая группы управляющих входов блока микропрограммного управления являются соответственно первой и второй группами управляющих входов канала, группа синхровходов блока микропрограммного управления соединена с группой выходов распределителя тактовых импульсов, которая соединена также с группой синхровыходов канала, а также с группами синхровходов блока управлення синхронизацией, блока пуска, блока повторения микрокоманд, блока фиксации сбоев и синхровходом блока останова, первая группа выходов блока микропрограммного управления является первой группок управляющих выходов канала, вторая группа выхоцов блока микропрограммного управления соеди; кена с группой входов блока контроля, группа выхоцов которого соединена с первой группой управляющих входов блока фиксации сбоев, вторая группа управляющих входов которого соединена с первой группой выходов блока повторения микрокоманд, вторая группа выходов которого соединена с группой информационных .входов блока микропрограммного управления, первая группа выходов блока фиксации сбоев соединена с первой группой управляюших входов блока повторения микрокоманц, вторая группа выходов блока фиксации сбоев яв-. ляется первой группой информационных выходов канала, вхоц сброса блока повторения микрокоманд соединен с выходом сигнала блока зацания режима, управляющий выход блока пов торения микрокоманд соединен с входом повторения микрокоманды блока управления синхронизацией, выход сигнала настройки блока задания режима соединен с входом настройки блока останова, выход сигнала сброса блока зацания режима соединен с входами сброса распределителя такто-, вых импульсов, блока управления синхронизацией и блока останова, выход пуска блока задания режима соединен с первым информационным входом блока управления синхронизацией, выход опорной частоты блока задания режима соединен с входом опорной частоты распределителя тактовых импульсов, выход синхронной работы блока задания режима соецинен с первыми управляющими входами блока останова, блока управления синхронизацией и блока пуска, первая и вторая группы информационных вхоцов канала соединены соответственно с первой и второй группами информационных вхоцов блока сравнения данных, управляющий вход которого подключен к первому выходу блока управления синхронизацией, второй выход которого соединен с первым управляющим входом распределителя тактовых импульсов, второй управляющий вход бло,ка останова соединен с первым разрядом третьей группы информационных входов канала, первый выхоц блока останова соединен с выхоцом прерывания канала и с первым разрядом второй группы информационных выходов канала, второй выход блока останова ! соединен с вторыми управляюшими входами блока управления синхронизацией и блока пуска, третий выход блока останова соединен с третьим управляющйм.входом блока управления синхронизацией, четвертый управляющий вход которого соединен с вторым разрядом третьей группы информационных входов .канала, пятыи управляющии вхоц блока управления синхронизацией соединен с выходом блока пуска и вторым управляющим входом распределителя тактовых импульсов, третий выход блока управления синхронизацией соединен с вторым разрядом второй группы информационных выхоцов канала, третий разряд которой и третий управляюшчй

1605233 вхоп блока пуск» соединены с четвертым выходом блока управления синхронизацией, четвертый управляющий вход блока пуска соединен с третьим разря5 цом третьей группы информационных входов канапа, все разряды второй группы информационных выходов перво—

ro (втораго) канала соединены с сов ответствующими разрядами третьей группы информационных входов второ— го (первого) канала, первые группы управляющих вхацон первого и второго каналов являются соответственно первой и второй группами управляющих входов устройства, вторые группы управляющих входов первого и второго к аналов являются соатнетственна тре— тьей и четвертой группой управляю щих нхоцов устройства, первая (вторая) группа информационных входов устройства соединена с первой (второй) группой информационных Bxo!TQB первого канала и с второй (первой) группой информационных вхоцов вто- 25 рого канала, пер ные группы управляющих выходов первого и второго каналов являются соответственно первой и второй груп:1ами управляющих выходов устройства, первые группы информаци- 3Q онных выходов первого и второго какалов являются соатветс" винно первой и второй группами инфармационнь1х выходов устройства, выходы прерывания первого и второго как»:IOB являют- 3

Зся соответственно первым, вторым выходами прерывания устройс ва, группы

,синхровыходон первого и н гарага каналов являются соответственно первой и второй группами синхравыхацов уст — 4p ройства,о тли чаюш ее ся тем, что, с целью IfoBbffffaffiikf доста†верности и оперативности контроля, в не го в каждый ка I! a;! Дополнительно введены блок сравнения условий и 45 блок задания режима диагностики „причем третья и четвертая группы управляющих вхацов устройства являются четвертыми группами информассионных входов соатветс) ве:1на второго и первого каналов, в ка:кдс канале четвертая группа информационных вхс)цов соединена с первой группой информационных входов блока ср;вкения условий, у которого в карая гр:II»Ä иll »npwaffHO«вЂ”

55 ных входов пэцключе.. ) к I;."oðoii груп—

IIE упра Вляюших F3xokl oB I; 3! -a. I», vlIpak3 ляюший вход блока ар;I в1) t ния условий

lIс дклю IF H к 11е1) Б c)м 13ыхo! Iу б Г! c) ка у и

paI3ëèHFIя oHlIxpoHH зациеlf, выход блока сра нкеk!HFI усло13ий сс е:ц;не.1 с первым

IIII j)c)p>Ia1п!Онкым вхадс)м блока задания режима див гнс стики, втарс и информацилн .1ый Flxokl, которога с1 слинен с выха loм блока сравнения данных, третья группа выкопан блока микрапрс граммно— го упганлекия сoe)»HFIe!Iа с группой управляющих входов блока запан1 R режи —. ма ди»гностики, первый управляющий вхац катарога соедипен с первым выхОДОИ блока У правлен!1я синхра низ аци ей, выход сигнала сброса блока залания режима соединен с III opbfw управля)ошим входом блока зад»ния режима диагностики, тре-ий управля)вщий вход которого сс ецинен с разрядом сигнала сброса первой группы выходов алока пав тарекия микр Окаманл, вторая группа управляющих нходон которого поnêëþ÷åkfà к первой группе выходов блока задания режима диагностики, вторая группа Bb!xo)ao!3 bc) 1 opnl o соединена с третье" группой управляющих вхадс в блока фиксации сбоев, гыход прерывания б:-ака задания режима диагнсстики соединен с входом прерывания блока останова.

2. УcTpoAOTBo IIo H.1, а т л и ч а ю щ е е с я тем, что блок зад»ния режима диагk?ocтики соцержит три триггера, дешифратор, два элемента И, элемент ЗАПРЕТ, элемент ИЛИ, причем первый и второй разряды группы управляющих входов блока задания режима диагностики соединены соответственно с S H R-входами первого тригrepa, прямой и инверскый выхопы которого соединены .с первыми входами соответственно первого и второго элементов И, вторые входы которых саедикекы с первым выходом лешифратора, первый и второй входы которого соединены с BbfxoöaìH соатнетст— ненна второго и третьего триггеров, входы синхронизации xoI opb!x соецине" ны с выходам элемента ЗАПРЕТ, информационные входы второго и третьего триггеров соецинены соответственно с первым и вторым информ»11ианными в?:адами блока задания режима диагностики, первый, второй, третий управляющие входы H третии разряд группы управляющих вхапав которого саелинены саатветстгекна с прямь)м входам элемента ЗАПРЕТ, с первым вта) рым " третьим вхолами элемента ИЛИ, выход которого соединен с входами

1605233 сброса второго и третьего триггеров, выход первого элемента И соединен с инверсным входом элемента ЗАПРЕТ и является выходом прерывания блока задания режима диагностики, первая

22

2 и вторая группы выходов которого образованы вторым и третьим выходами дешифратора и выходом второго элемента .И.

1h05233

ЖИ)

31

РАЗ

1605233

1605233

1605233!

605233

1605233! б05233

82,4

Корректор В. Гирняк

Заказ 3453 Тираж 572 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г, Ужгород, ул. Гагарина, 101.Уацыыа8ачиг на У,/ОСАМ

Составитель Л.Ванюхин

Редактор Н.Тупица Техред Л.Сердюкова ф Г фЖОМЮЮ8

4 ЙЖ?ЛЫ