Потоковый параллельный процессор

 

Изобретение относится к цифровой вычислительной технике и может быть использовано в ЭВМ или в вычислительных системах высокой производительности. Целью изобретения является сокращение оборудования потокового процессора. За счет исключения ассоциативного ЗУ. Процессор содержит блок обработки данных, блок памяти, блок памяти очереди, блок управления, десять регистров, пять коммутаторов. Для выполнения операции групповой пакет данных считывается из блока памяти, и проверяется возможность выполнения операции в блоке обработки данных. Готовые к выполнению групповые пакеты передаются в блок обработки данных, где формируется групповой пакет результата. Пакет результата передается в блок памяти. Если пакет данных не был передан в блок обработки данных, то заявка на его формирование в виде группового пакета результата запоминается в блоке памяти очереди, для того чтобы повторить формирование группового пакета данных и его передачу в обрабатывающий блок. 1 з.п. ф-лы, 10 ил., 9 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУЬЛИН (!91 (51) (: 06 F 15/00

ТВЕННЫЙ КОМИТЕТ

РЕТЕНИЯМ И ОТКРЫТИЯМ

Т СССР

ГОСУД

ПО ИЗО

ПРИ ГН

НАВ на потоков данных, проектив Массачусетском технологиченституте, с.233, рис.22.12. ислительная техника за рубе1980 году. / Под ред. В.С.БурИТМ и ВТ ьН СССР, 1981, труктура потоковой ЭВМ. с,50. еí M.А. Архитектура цифровых тельных машин. M. Главная рефизико-математической литеразд-ва "Наука", 1978, н Б.M. Электронные вычислимашины и системы. Учеб. поля вузов, 2-е изд. перераб. — M.: Энергоатомиздат, 1985.

ОТОКОВ11Я ПАРАЛЛЕЛЬНЬЙ ПРОЦЕСИз вмчис испол ных с ности

Ц рудов проце (21) 4 (22) 1 (46) 2 (75) (53) (56)

Перев.

1985.

Мак руема ском

Вы жом в цева., ри с.

Кар вычисл дакция туры.

Ка тельнь собие и доп. (54)

С0Р (57) вой вь

ОРСКОМУ СВИДЕТЕЛЬСТВУ

3.11713/24-? 4 . 08. 87

3.11.90. Бюл, Р 43 .И.Александров

81. 3 (088.8) рхитектура современных ЭВМ: с англ.. Кн. 2, M.: Мир, зобретение относится к цифроФ ислительной технике и может бретение относится к цифровой ительной технике и может быть зовано в цифровых вычислительстемах высокой производительь изобретения — сокращение обония параллельного потокового сора.

2 быть использовано в ЭВМ или в вычис= лительных системах высокой производительности. Целью изобретения является сокращение оборудования потокового процессора за счет исключения ассоциативного ЗУ. Процессор содержит блок обработки данных, блок памяти, блок памяти очереди, блок управления, десять регистров, пять коммутаторов. Лля выполнения операции групповой пакет данных считывается из блока памяти и проверяется возможность выполнения операции в блоке обработки данных. Готовые к выполнению групповые пакеты передаются в блок обработки данных, где формируется групповой пакет результата. Пакет резуль- Е тата передается в блок памяти. Если пакет данных не был передан в блок обработки данных, то заявка на его С формирование в виде группового паке- та результата запоминается в блоке памяти очереди для того, чтобы повторить формирование группового пакета данных и его передачу в обрабатывающий блок. 1 з.п. ф-лы, 10 ил., 9 табл.

На фиг.1 представлена функциональная схема потокового параллельного процессора; на фиг,2-9 — схема блока управления; на фиг.10 — временная диаграмма синхронизации процессора.

Процессор (фиг.1) содержит блок

1 памяти очереди, блок 2 обработки

1608682 данных, блок 3 памяти, блок 4 управления, первый регистр 5, с первого

6 по третий 8 коммутаторы, с второго 9 по седьмой 14 регистры, блок 15 пакета результата, блок 16 пакета адреса, блок 17 адреса, четвертый 18 и пятый 19 коммутаторы, с восьмого

20 по десятый 22 регистры, блок 23 пакета данных, блок 24 пакета адреса. 10

Блок 4 управления (фиг.2) содержит с первого 25 по седьмой 31 узлы управления и шину 32 входов синхронизации, при этом третий узел 27 управления блока управления содержит 15 (фиг.З) с двенадцатого 33 по двадцать седьмой 48 элементы И-НЕ, пятый узел управления (фиг.4) содержит первый триггер 49, шестой узел управления (фиг.5) содержит элементы И-НЕ с двад.20 цать восьмого 50 по тридцать второй

54, седьмой узел управления (фиг,б) содержит первый 55 и второй 56 К-разрядные суммирующие счетчики, коммутатор 57, тридцать третий 58 и трид- 25 цать четвертый 59 элементы И-НЕ, четвертый узел управления (фиг.7) содержит первый 60 и второй 61 элементы

И, реверсивный (К+1)-разрядный третий счетчик 62, с тридцать седьмого

63 по сороковой 66 элементы И-НЕ, элемент НЕ 67, сорок первый элемент

И-НЕ 68, элементы И-НЕ 69.1-69.К+1, тридцать пятый 70, тридцать шестой

71, сорок второй 72, сорок третий 73 элементы И-НЕ, второй триггер 74, первый узел управления (фиг.8) содержит с первого 75 по шестой 80 элементы И-НЕ, второй узел управления (фиг.9) содержит с седьмого 81 по 40 одиннадцатый 85 элементы И-НЕ.

Рассмотрим некоторые особенности формирования управляющих сигналов.

Управляющие сигналы УЗ и У4 формируются в блоке 3 в п-м такте по так- 45 товому импульсу Т3, как указано в табл.8, и в следующем (и+1) такте управляют передачей информации из регистров 20-22 в блок 2 или блок 1.

Сигнал УЗ вЂ” "1" разрешает передачу группового пакета данных в блок 2, если выполнены условия: состав группового пакета соответствует заданному (строки 1-27, табл.7), при этом учитывается, с какого направления

У 55 принимаются пакеты данных А и адреса (строки ?, 3 и 7, 8, табл.7) в соответствии с признаками П1 и П2 из пакета. адреса обращения; блок 2 готов к приему информации (ГОТ = "1"), в данном (n+1) такте принята в регистры 20-22 новая информация из блока

3 (ЗАП = "0") или из блока 1, к гда очередь пакетов не пуста (У2 = Уб

= У7 = "0"). Если в данном (n+1) такте не было передачи группового пакета данных в блок 2, то запрос на его формирование заносится на конец оче-, реди в форме группового пакета результата в блоке очереди пакетов

4 переносчиков по сигналу У4 = "1", кроме случая, если в данном такте была запись пакета результата в блок

3 (строка 16, табл. 7) .

Сигнал У7, сформированный в пятом узле по Т5 в и-м такте, как указано в табл.8, сохраняет в следующем (и+1) такте значение сигнала У1.

Сигнал У8 = "1", сформированный по Т9 в шестом узле в п-м такте (табл.9), указывает в (и+1) такте,что в и-м такте работы устройства был принят групповой пакет результата из блока 1 очереди пакетов переносчиков.

Обращение к блоку 1 производится два раза за такт работы устройства по тактовому импульсу Тб для записи и считывания согласно У9 и У10 (управляющие входы записи и считывания блока 1 являются инверсными).

При наличии в блоке 11 очереди пакетов на выходе коммутатора 57 формируется в каждом такте работы устройства адрес обращения (AO) к блоку 1 для считывания информации из начала очереди и сопровождается сигналом

У9 = УбЛТ8, адрес обращения (АО) к блоку 1 для записи в конце очереди сопровождается сигналом

У10 = У4ЛТ8

У10 = У4 Aт7.

На выходах первого счетчика формируется текущий адрес первой ячейки, из которой в и-м такте будет считывание по У9 = "0" группового пакета результата и передача его в регистр

5 по Т9. Если в предыдущем (и-1) такI те была передача группового пакета данных из регистра 5 в регистры

5 (60868 я его обработки в этом такте, -м такте по Т11, поданному на низирующий вход первого счет5 адрес считывания будет увеЭ

5 на единицу по сигналу У8 = "1", ому на суммирующий вход первотчика. Таким образом, считываи-м такте будет производиться дующей ячейки блока 1, котоанет первой в очереди. и сформированный в (n-1) такповой пакет данных в и-м такбудет передан в блок 2, .то заа его формирование будет зав конец очереди пакетов в

1 по адресу, сформированному на х второго советчика в и-м таки в и-м такте не было передаормации в блок 1, то в следую- 20

+1) такте запись будет произвов ту же ячейку. Если в и-м така передача информации в блок 1, том же и-м такте по управляющеналу У4 = "1", поданному на 25 и вход второго счетчика, по ому импульсу 710, поданному хронизирующий вход второго счеадрес записи увеличится на у, указывая первую свободную блока 1 (конец очереди паке9-11 то в синхр чика

° .. hc u c.). где 0 ° — значение 1-го разряда тре"

1 тьего счетчика. Значение сигнала У5 формируется в каждом такте работы коммутатора по Т5 (по Т1 устанавливается значение У5 = "0").

Значение третьего счетчика указывает количество занятых ячеек .блока 1.

При передаче HHAopMBIlHH регистров 12—

14 в блок 1 (У4 = "1") на выходе элемента И 60 и по Т11 формируется импульс, подаваемый на суммирующий вход реверсивного третьего счетчика. При приеме информации в регистр 5 из бло- ка (У8 = "1") на выходе элемента И 61 и по Т10 формируется импульс, подаваемый на вычитающий вход реверсивного третьего счетчика. Если очередь пакетов в блоке 1 пуста (значение третьего счетчика равно "0"), то на выходе элемента И-НЕ 73 формируется сигнал "0", подаваемый на вход элемента И 61 и запрещающий дальнейшее вычитание из третьего счетчика. Значение сигналов на выходах элементов

И-НЕ, задержанные на один такт по

Т1, формируют управляющий сигнал Уб, запрещающий обработку запросов считанных из пустой очереди пакетов в блоке 1 (строка 14, табл. 7) . Таким образом, сигнал Уб, задержанный на один такт, формируется в соответствии с формулой личен подан го сч ние в из сл рая с

Е те rp те не явка несен блоке выход те. Е чи ин щем ( дитьс те бь то в му си счеты такто на си чика, едини ячейк тов), Лл полне фор

= "1"" пакет

У5 (Уб = c1,y c,y зy ...ЧС Ч Ск+(°

Необходимость задержки формирования сигнала Уб вызвана тем, что обработка заявки, передача сформированного пакета данных в блок ? производится в следующем (n+1) такте работы устройства.

Блок 15 (17) предназначен для приема ио Т1 и для хранения M-разряд/ ного пакета результата 1пакета адреса),содержит M одинаковых схем. Функционирование схемы поясняет табл.3.

Блок 16 предназначен для приема

Т1 и хранения N-разрядного пакета адреса обращения и содержит М одинаковых схем. ((ункционирование схемы также поясняет табл.3.

Блок 23 содержит М одинаковых схем. llo тактовому импульсу ТЗ блок принимает и хранит в течение такта значение разряда адреса, как указано в табл. 4. тельн пакет

40 дится в бло ков. осуще выпол

14. боты

45 нят r рый м макси

50 до по бы ис форма свобо вие в

У5 исключения возможности переия очереди пакетов в блоке 1 уется управляющий сигнал У5 запрещающий прием групповых в результатов из блока 2, При

1" осуществляется последовай перебор заявок из очереди в в блоке 1, пока не освободостаточное количество ячеек е 1 очереди пакетов переносчитакте работы коммутатора может твляться запись в очередь неенной заявки из регистров 12 роме того, в этом же такте рарегистры 9-11 может быть приупповой пакет результата, котожет быть рассмотрен как еще две заявки. Таким образом, вления сигнала У5 = "1", чтолючить возможность потери ини, надо иметь не менее трех ных ячеек в блоке 1. Это усло ражается формулой,ч(с„, л с„h с„,Ь ,и с,) ч (с„„р с„ьс„,A...

? 6

Лс) у (С (А САС„, ! 608682

Блок 24 содержит M одинаковых схем. Функционирование блока также поясняет табл.4. По тактовому им. пульсу ТЗ осуществляется прием и хра5 нение в течение такта значения разряда пакета адреса.

Регистр 22 содержит 3М одинаковых схем для приема по ТЗ, хранения в те" чение такта ЗМ разрядов пакетов кода операции, данных Б и адреса обращения. Функционирование регистра поясняется табл.4.

Регистр 5 содержит 3М одинаковых схем, идентичных схемам регистра 10.

Обработка и передача информации в процессоре осуществляется в форме

М-разрядных пакетов данных, адресов, кода операции, которые при обмене между блоками процессора объединяются 20 в групповые пакеты данных и результатов.

Состав группового пакета данных приведен в табл.1, а группового пакета результатов - в табл.2,В табл. 1 25 и 2 обозначены через ПР УКОП, ПР 1, ПР 2, IIA 1, IIA 2, IIP — признаки наличия информации в соответствующих пакетах, через НПОПК, ПР1К, ПР2К, ПА1К, ПА2К вЂ” признаки разрешения участка соответствующих пакетов в операции обрабатывающего блока, указанной в коде операции. Признак ЗАП =

= "1" указывает на необходимость записи пакета результата в блок памяти по данному адресу. Признак П1

= "0" разрешает передачу пакета результата из регистра 9 в регистр 20.

Признак П2 разрешает передачу пакета адреса из регистра 11. в регистр 21.40

Блок 2 обработки данных выполняет операции над пакетами данных и адресов согласно коду операции из пакета кода операции. Если блок обработки данных готов принять для обработки очередной групповой пакет данных, то он формирует признак готовности ГОТ = "1" (иначе ГОТ = "0").

Если на выходах блока 2 сформирован результат выполнения операции в виде группового пакета результата, то формируется признак ГОТ РЕ3

= "1" (иначе ГОТ РЕЗ = "О"). Примером реализации блока 2может служить известный процессор.

Блок. очереди пакетов переносчиков

55 выполнен в виде буферного запоминающего устройства емкостью р ЗМ-разрядных слов, где р должно быть больше максимального количества выполняемых параллельно ветвей программ, чтобы исключить возможность переполнения. Примером реализации может служить известное запоминающее устройство.

Блок 3 памяти предназначен для хранения программ и данных. При этом по адресу запоминающего устройства считывается 5 М-разрядный групповой пакет данных и записывается M-разрядный пакет данных из группового пакета результата. Примером реализации может служить известное запоминающее устройство..

Особенностью функционирования предлагаемого процессора является то,что программа представляется в виде направленного графа, узлами которого являются команды, а дуги указывают порядок выполнения команд. Из каждого узла выходит не более двух дуг,так как в составе группового пакета результата есть два адреса для обращения к памяти (табл.2). По дугам на входы узла в виде групповых пакетов результатов поступают данные, сопровождаемые признаком активизации команды (признак ЗАП из группового пакета результата, табл.2). При ЗАП =

= "1" данные записываются в блок 3 памяти по адресу, указанному в групповом пакете результата (табл.2) .

Команды и данные хранятся в блоке 3 памяти. При поступлении по одной из ветвей на вход узла признака активации команды (ЗАП "0")) эта команда считывается иэ блока 1 памяти в виде пакета переносчика данных (табл.1) и поступает в блок 2, в котором осуществляется обработка данных, и на выходе блока 2 формируется групповой пакет. результата. В случае, если активизированной оказалась команда, для которой еще нет всех данных, либо блок 2 не готов к обработке очередной команды, групповой пакет результата, вызвавший активизацию данной команды, запоминается в виде запроса на считывание в блоке 1 памяти очереди. Такие запросы хранятся в блоке 1 в виде очереди. Первый запрос из очереди при возникновении паузы в вычислительном процессе активизирует свою команду, которая считывается из блока 3 и передается в блок

2 для выполнения, и запрос вычеркивается из очереди. Если выполнение

1608682

10 кома щает

В сред пово паке в бл быст тить грам

В фор

l1 п кото стры ются адре

10, вой ров те п обра то з

14 п

1 по пост

В пуль

/ 1 ског такт

В стве вых

9-11

Б мир равл

У10 пост макс

П фор те и ляет тато с вь реэу

chop зуль .блок

«О ") нее было обра

"0 ды невозможно, запрос возврая в конец очереди. данном процессоре возможна непотвенная передача данных из групо пакета результата в групповой

5 данных, исключая их запись к 3, что позволяет увеличить одействие процессора и сокраобъем памяти, занимаемый проой. каждом такте работы процессора руется на выходах регистров 9

Т1 групповой пакет результата, ый по Т9 переписывается в реги12-14, по Т2 в блок 3 записываданные с выхода регистра 9 по у, содержащемуся в регистре ибо по ТЗ формируется группоакет данных на выходах регист0-22, который в следующем такТ4 передается в блок 2 для отки, либо если это невозможно, прос с выходов регистров 12 ступает в конец очереди блока

Т6, а первый из очереди запрос пает в регистр 5 по Т9. еменные диаграммы тактовых имов представлены на фиг.10, где время задержки одного логиче- 30 элемента, ь — длительность работы устройства ° табл.3 и 4 поясняется соответно порядок формирования группо35 акетов результата в регистрах и данных в регистрах 20-22. ок 4, содержащий узлы 25-30, форщий сигналы У1-У8, и узел упния, формирующий сигналы У9 и адрес обращения к блоку 1 (АО), оены исходя из задачи получения мального быстродействия. рвый узел (фиг.8) 25 управления рует сигнал У1 по ТЗ в п-м такв следующем (n+1) такте управпервым, вторым и третьим коммуами. Сигнал У1 = "1" пропускает одов блока 2 групповой пакет ьтата, если на выходах блока 2 ровался групповой пакет реата (признак ГОТРЕЗ вЂ” "1"), в

1 есть свободные ячейки (У5 и если в составе принятого раруппбвого пакета результата не пакета адреса или пакета адреса ения. Иначе формируется У1

Работу схемы формирования У1 поясняет табл.5, а работу второго узла

26 .управления (фиг.9) поясняет табл .6.

Сигнал У1, сформированный по Т5 в и-м такте, управляет передачей пакета адреса из регистра 11 в регистр

10 через второй коммутатор 7. Это позволяет для одного группового пакета результата сформировать две заявки на считывание групповых пакетов данных из блока 3, что необходимо для организации разветвлений программ, l выполняющих на потоковом параллельном процессоре. Сигнал У2 = "1", если в составе принятого из блока 2 группового пакета результата есть два пакета адреса (признаки ПА1+ = ПА2

"1"), иначе У2 = "0" (табл.6) . При этом сигнал У2 = "1", сформированный в и-м такте, указывает, что принятый в этом такте из блока 2 групповой пакет результата содержит две заявки на обращение к блоку 3, которые будут обрабатываться в и-м и (и+1) тактах. Поэтому в (и+1) такте в регистры 9-11 прием нового группового пакета результата из блока 2 запрещен, а организовывается передача пакета адреса из регистра 11 в регистр 1. При этом две заявки могут содержать только групповой пакет результата, принятый из блока 2, когда

У1 = "1" (строка 2, табл.6). Групповой пакет, принятый в регистры

9-11 из блока 1, рассматривается как одна заявка.

Потоковый параллельный процессор содержит блоки обработки данных, памяти, памяти очереди и управления, регистры и коммутаторы.

Программа для процессора составляется в виде направленного графа, узлами которого являю;ся команды, а дуги указывают направления передачи данных и управления от каждой команды к следующим за ней командам.

Команды и данные в виде пакетов хранятся в блоке памяти и передаются в обрабатывающий блок для выполнения операции, результатом которой является пакет результата, имеющий информацию о- том, <уда передать данные и какие следующие команды считывать иэ блока памяти для выполнения.

В случае, если команда не может быть выполнена, запрос на ее выполнение в-виде пакета результата запоминается в блоке памяти очереди, где орга160868 низонана очередь запросов. Запросы из очереди периодически считывают команды, которые не были выполнены, пока не создадутся условия их обработки.

Формула изобретения

1, Потоковый параллельный процессор, содержащий блок памяти очереди, блок управления, блок памяти, блок обработки данных, о т л и ч а ю— шийся тем, что, с целью сокращения оборудования, содержит с первого по десятый регистры, с первого по пятый коммутаторы, причем выход блока памяти очереди соединен с информационным входом первого регистра, с первой по третью группы; 3) разрядов выхода которого соединены с группой разрядов первых информационных входов соответственно с первого по третий коммутаторов, выходы которых соединены с информационными 25 входами соответственно с второго по четвертый регистров, входы синхронизации которых соединены с первым входом синхронизации процессора, выход второго регистра соединен с информа- gg циоными входами пятого регистра и блока памяти, с первым информационным входом четвертого коммутатора, первый разряд инверсного выхода второго регистра соединен с первым входом условий блока управления, первая группа разрядов выхода третьего регистра соединена с группой информационных входов шестого регистра, прямой выход четвертого регистра соединен с 4О информационным входом седьмого регистра, первым информационным входом пятого коммутатора, вторым информациончым входом второго коммутатора, первые разряды прямого и инверсного вы- 45 ходов четвертого регистра соединены соответственно с вторым и третьим выходами условий блока управления, выходы четвертого и пятого коммутаторов соединены соответственно с информационнымл входами восьмого и девятого регистров, первые разряды прямого и инверсного выходов третьего регистра соединены соответственно с четвертым и пятым входами условий блока управления, второй разряд прямого выхода третьего регистра соединен с шестым входом условия блока управления и входом разрешения записи

2 12 блока памяти, синхронизирующий вход которого соединен с вторым входом синхронизации процессора, третий разряд прямого выхода третьего регистра соединен с седьмым входом условий блока управления и первым управляющим входом четвертого коммутатора, третий разряд инверсного выхода третьего регистра соединен с восьмым входом условий блока управления и вторым управляющим входом четвертого коммутатора, четвертый разряд прямого выхода третьего регистра соединен с девятым входом условий блока управ1 ления и первым управляющим входом пятого коммутатора, четвертый разряд инверсного выхода третьего регистра соединен с десятым входом условий блока управления и вторым управляющим входом пятого коммутатора, вторая группа разрядов прямого выхода третьего регистра соединена с адресным входом блока памяти, с первого по третий прямые выходы которого соединены соответственно с вторыми информационными входами четвертого и пятого коммутаторов и информационным входом десятого регистра, первые разряды первого и второго инверсных выходов блока памяти соединены соответственно с одиннадцатым и двенадцатым входами условий блока управления, инверсные выходы с первого по третий разряды инверсного и с четвертого по восьмой разряды прямого третьих выходов блока памяти соединены соответственно с тринадцатого по двадцатый входами условий блока управления, третий вход синхронизации процессора соединен с входами синхронизации с восьмого по десятый регистров,выходы которых соединены с информационным входом блока обработки данных, с первого по третий разряды выхода поля состояния которого соединены соответственно с первого по третий входами прерывания блока управления, первый и второй выходы которого соответственно соединены с первым и вторым разрядами входа прерывания блока обработки данных, третий разряд входа прерывания которого соединен с четвертым входом синхронизации процессора, пятый вход синхронизации которого соединен с входом синхронизации блока памяти очереди, с первой по третью группы разрядов информационного выхода блока обработки данных

14

l3

1608682 соедине разряд да пер рядов да вто рядов третье восьмо" управл с первь восьмы цатым сора, торого ции с ров, вь формац реди цессор зации . по пять един ень третий го по соединен с входом синхрониервого регистра, с третьего и выходы блока управления сосоответственно с первого по управяющими входами с перноретий коммутаторов, с шестоевятый выходь» блока управлеинены соответственно с четуправляющим входом второго тора, входом адреса блока паереди. роцессор по п.1, о т л и— и и с я тем, что блок упя содержит .первый и второй

ы, с первого по (45+К)-й эле-.

-НЕ, где K = log

ый элементов И-НЕ соединены с по четвертый входами шестоента И-НЕ, выход которого сос вторым входом пятого эле-НЕ и первыми входами восьмовятого элементов И-НЕ, третий

ro no ния со вертым коммут мяти о управл мяти о

2. чаю равлеи трирге менты лйчест мы, с мент Н

И, ко с перв соедин зации первог единен третьи равлен соедин мента с перв первы элемен четвер второг го эле единен ме ита го и д

ы соответственно с группой второго информационного вхоого коммутатора, группой разретьего информационного вхоого коммутатора, группой разторого информационного входа о коммутатора, с первого по входы синхронизации блока ния соединены соответственно третьим, шестым, седьмым, девятым, десятым и одиннадодами синхронизации процесосьмой вход синхронизации косоединен с входом синхроннзаторого по четвертый регистоды которых соединены с инонным входом блока памяти очеевятый вход синхронизации проереди, первым, вторым входами ния записью-чтением блока папервый и второй элементы татор, причем первые входы вход синхронизации блока управления соединен с вторыми входами с седьмо го по девятый элементов И-НЕ, с второго по пятый входи условий блока уп5 равления соединены соответственно с третьими входами седьмого и восьмого элементов И-HE четвертыми входами седьмого и третьим входом десятого

10элементов И-НЕ выход седьмого элеУ мента И-НЕ соединен с первым входом десятого элемента И-НЕ, выход которого соединен с первым входом одиннадцатого элемента И-НЕ и вторым вхо дом четвертого элемента И-НЕ, выходы, восьмого и девятого элементов И-НЕ соединены соответственно с вторым и третьим входами одиннадцатого эле-

:мента И-НЕ, выход .которого соединен с вторым входом десятого и первым входом двенадцатого элементов И-НЕ, первые входы с тринадцатого по девятнадцатьп» элементов И-HE соединены соответственно с шестнадцатого по двадцатый входами условий, первым входом прерывания и шестьй входом уровней блока управления, восемнадцатый и девятнадцатый входы условий которого соединены соответственно с вторыми входамн двадцатого и двадцать первого элементов И-НЕ, вторые входы с двенадцатого по девятнадцатый, третьи входы двадцатого и двадцать первого элементов И-HE первые входы двадцать

35 в оро о и двадцать тр » ье» о элементов И-НЕ соединены с вторым входом синхронизации блока управления, первый и второй входы условий которого соединены соответственно с третьими.

40 входами шестнадцатого и пятнадцатого элементов И-НЕ, с седьмого по одиннадцатый входы условий блока управления соединены соответственно с четвертыми входами пятнадцатого, двад45 цатого, шестнадцатого, двадцать первого элементов И-НЕ> выход двадцать второго элемента И-НЕ соединен с первым входом двадцать четвертого элемента И-11Е, выход которого соединен с вторым выходом блока управления ц первым входом двадцать пятого элемента И-НЕ, выход двадцать третьего элемента И-НЕ со динен с первым входом двадцать шестого элемента И-НЕ, выход которого соединен с первым входом двадцать седьмого элемента И-НЕ, выход которого соединен с вторым входом двадцать шестого элемента И-НЕ, выход двадцать пятого элемента И-НЕ

l5

16

1608682

45 соединен с вторым входом двадцать четвертого элемента И-НЕ, выходы с двенадцатого по восемнадцатый и с двадцатого по двадцать первый элементов И-НЕ соединены соответственно

5 с второго по десятый входами двадцать второго, двадцать третьего, двадцать пятого, двадцать седьмого элементов

И-НЕ, выход девятнадцатого элемента И-НК соединен с одиннадцатыми входами двадцать второго, двадцать пятого элементов И-НЕ, выход пятого элемента И-HE соединен с S-входом первого триггера, первым входом двадцать восьмого элемента И-HE выход шестого элемента И-HE соединен с

R-входом первого .триггера, первым входом двадцать девятого элемента И-НЕ, третий вход синхронизации блока уп- 3Р равления соединен с входом сихронизации первого триггера, инверсный выход которого соединен с третьим входом двенадцатого элемента И-НЕ, выход десятого элемента И-НЕ соединен 25 с первым входом тридцатого элемента

И-НЕ, шестой вход синхронизации блока управления соединен с вторыми входами с двадцать восьмого по тридцатый элементов И-НЕ, выход одиннадцатого элемента И-НЕ соединен с третьим входом двадцать девятого элемента И-НЕ, выход которого соединен с первым входом тридцать первого элемента И-НЕ, Bblxop которого соединен с первым входом тридцать .второго элемента И-НЕ, выход которого соединен с вторым входом тридцать первого элемента И-НЕ, выход которого соединен со счетным входом первого счетчика, 4р выходы двадцать восьмого, тридцатого элементов И-HE соединены соответственно с вторым и третьим входами тридцать второго элемента И-НЕ, выход двадцать седьмого элемента И-HE соединен со счетным входом второго счетчика и первым входом тридцать третьего элемента И-НЕ, пятый вход синхронизации блока управления соединен с первым входом тридцать четвер- 5р того элемента И-НЕ, первым управляющим входом коммутатора, четвертый вход синхронизации блока управления соединен с вторым входом тридцать тре" тьего элемента И-НЕ, вторым управля- 55 ющим входом коммутатора, седьмой и восьмой входы синхронизации блока управления соединены соответственно с входами синхронизации второго и первого счетчиков, выходы которых со единены соответственно с вторым и пер,вым HHAopMBUHoHHbIMH входами коммутатора, выход которого соединен с седьмым выходом блока управления, восьмой и девятый выходы которого соединены соответственно с выходами тридцать третьего и тридцать четвертого элементов H-НЕ, выходы двадцать седьмого, тридцать первого элементов И-HE. соединены соответственно с первыми входами первого и второго элементов

И, вторые входы которых соединены соответственно с восьмым и седьмым входами синхронизации блока управления, третий вход синхронизации которого соединен с первыми входами с тридцать седьмого по сорок первый и с сорок четвертого по (45+К)-й элементов

И-НЕ, выход первого элемента И соединен с суммирующим входом третьего счетчика, с первого по (K+1)-й разряды инверсного выхода которого соединены соответственно с второго по (К+2)-й входами сорок первого элемента И-НЕ, выход которого соединен с первым входом сорок второго элемента

И-НЕ, выход которого соединен с S-входом второго триггера, первым входом сорок третьего элемента И-НЕ, выходы с тридцать седьмого по сороковой элементов И-НЕ соединены соответственно с первого по четвертый входами тридцать шестого элемента И-НЕ, выход которого соединен с первым входом тридцать пятого элемента И-НЕ, выход которого соединен с пятым входом тридцать шестого элемента И-НЕ, выход которого соединен с вторым входом третьего элемента И-НЕ, выход элемента

НЕ соединен с вторым входом тридцать пятого элемента И-НЕ, выход которого соединен с четвертым входом первого элемента И-НЕ, первый вход синхронизации блока управления соединен с входом синхронизации второго триггера, входом элемента НЕ, прямые выходы с первого по (K+1)-й разряды прямого выхода третьего счетчика соединены соответственно с вторыми входами с сорок четвертого по (45+К)-й элементов И-HE выходы которых соединены соответственно с второго по (К+2)-й входами сорок третьего элемента И-НЕ, выход которого соединен с вторым входом сорок второго элемента И-НЕ, Rвходом второго триггера, третьим входом второго элемента И, прямой и ин18

08682 д

К с

Разряды

Пакет данных А

I Пакет кода операции

1 )(If I

1. 2 3 4 5 6 7-М 1 2-М

Функцио- ПР КСППР КОПК ПР1К ПР2К ПА1К IIA2K Код one- ПР1 нальное рации назна- обрабачение тывающего блока

Информация

Продолжение табл.1

Пакет данных Б

2-М

1 2 3 4 5-М 1 " 3 4 5-М

ПР2 Инфор- ПА1 ЗАП П1 П2 Инфор- ПА2 ЗАП П! П2 Информация мация мация азряды Пакет данных ( "а блица 2

Пакет адреса обращения Пакет адреса

1 2-M

1 2 3 4 5-М 1 2 3 4 5-М

ПР Инфор- ПА1 ЗАП П1 П2 Инфор- ПА2 ЗАП П1 П2 Информация мация мация ункциоиль кое азначеие

17 16

S рсный выходы второго триггера соидены соответственно с четвертым одом двенадцатого элемента И-НЕ и орым входом тридцать четвертого емента И-НЕ, (К+1) -й разряд прямовыхода третьего счетчика соедин с вторым входом сорокового элента И-НЕ, первый и (К+1) -й разря инверсного выхода и с второго по и разряды прямого выхода третьего етчика соединены соответственно с орого по (К+2)-й входами тридцать седьмого элемента И-НЕ, второй и (К+ 1)-й разряды инверсного выхода, первый и с третьего по К-й разря- <, — . ды прямого выхода третьего счетчика соединены соответственно с второго по (К+2) -й входами тридцать восьмого элемента И-НЕ, с первого по К-й pasряды прямого выхода (K+1)-й разряд инверсного выхода третьего счетчика соединены соответственно с второго по (К+2)-й входами тридцать девятого элемента И-НЕ.

Таблица

Та блица 3

1608б82

У1

Значение управляющих сиг налов

У2

Порядок приема группового

Пакета В резадан- гистр ных 9 пакета результата, Нет приема

В регистр

10 адреса обращения

Пакета адреса обращения

Из ре- Из блока гистра 2 обра11 ботки

Из регистра

Пакета адреса

В регистр

11 адреса

Нет приема

Та блица 4

Выходы регистра

Порядок приема пакета данных

А в регистр 20 пакета адресата в регистр 21

П2

Из блока

3 памяти

Из регистра 11

Из блока 3 памяти

Из блока 3 памяти

Из регистра 9

Таблица 5

Та бли ца 6. Входы ыход

75 У1 ПА 1 ПА 2 У2

Выход 50

У1

55 1

0

0.)

Входы

Т1 ГОТРЕЗ У2 У5

0

1

1 1 пакетов, когда операции данных Б адреса обращения в регистр 22

0

21!

608682

1 I

О О О ° О О С} О О О О ФФ-Ф «« IL} Ф « - - - - - 1

1 1

I ф

l o

)ЯlRl

ЕЕЕЭЕООООО |

I Ф\

1 л

:.- t

}Ф .!

er l

I I ) | I 1,1 I О I I 1 I I 1

I I I! I 1 1 I 1 1 1 1 1 I - I О 1 1 ! 1 1 фч

«OO -«-О - - -! I Ф ) I 1 I Фь«! ) .««««ю «! .1 Ф 1 1 1 1 t О I

Ы! й!

ОООО - -« ° t I ! I I «- I !

1 1 М 1 I 1«1 t 1 1 1 I

М а- I 1 I I 1 ««Ф Ф Ф 3 1 I ° 3 I

I «««Ю 4 4 1 I I I O«1 1

< O I I 1

1 I 1 l !» I

OC О ОО

1 I 1 1 - Ф «1 «1 1 t 1 1 1 1 1 О » ! 1 !

}Ф I

Й1

I.1 ) 1 1 - « I - - 1 I 1 1 I О f 1 1 I.

ГР

3)ФО»l |)1 о !

))-I

1 I «1 3 I I I 3

l

1. С)}

1 !

Ф 1 I I 1 I I I

l l5 I,.l. О !

4 Ф I Ю б 3 I I t I

Й!

% )ООООООООООООО f,4« i 1 I I.) I I

О«««««««««««» Ф O 1 I 4 1 1 I t I

О О О О О О О О О О О ЕЕ «Ф I t 1 ! Ф

I о Рц, ФФ Ф} Ф }Ь Ф l e а}o ««СЕЙФ-i )В аi а Ф)% e - hl «} Ф|

« ° е ею « «» аоаЧИФЧФЧФЧ 1 п

3! . И 1 !

Ф

I «.I ! 1!а I

I I

1 t 1 I «O«O«O«Ю 1

«««««««««««» 1 I

««««««««««««4 t

1 I I, О I

I

I ! ! ! 3

О 3 I I I !

1

I O I I I

24 .Та блица 9

1608682

Входы

Выход

У1 У2 Т10

Выход

Входы

У8

У7

1

У1 Т5

1

Таблица 8

0

1О

1

0

1

1

0!

60863?

У)

У!

УЯ

ДЯ

99

У10

1608682

1б08б82

У7

У7

Фиг. 4

У8

У8 фиг. 5

1608682

У5

<+ С у

1608682

/7А 1

lA2

У1

ПА 1

1608682

Составитель А.Сошкин

Редактор Н.Тупица Техред М.Дидик Корректор М.Иароши

Заказ 3618 Тираж 565 Подписное

ВБИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101