Устройство для вычисления обратной величины
Изобретение относится к области автоматики и вычислительной технике и предназначено для вычисления обратной величины из чисел, представленных в двоичной системе счисления в форме с фиксированной запятой для случая малых приращений аргументов. Целью изобретения является повышение быстродействия при обработке операндов, значение каждого текущего из которых отлично от предыдущего на незначительную величину, за счет сокращения числа итераций. Устройство может быть использовано как самостоятельно, так и в составе специализированных ЭВМ. Оно содержит сумматоры-вычитатели 1-3, регистры 4-8, сдвигатели 9, 10, мультиплексоры 11, 12, блок 13 приоритета, генератор 14 импульсов, триггер 15 запуска, триггер 16, элемент И 17, элементы ИЛИ 18, 19, схемы 20, 21 сравнения. 1 ил.
СОЮЗ СОВЕТСКИХ
СОЦИАЛ ИСТИЧ Е С К ИХ
РЕСПУБЛИК
ГОСУДАРСТВЕННЫЙ КОМИТЕТ ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ ПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4642376/24-24 (22) 24.01.89 (46) 07,12.90. Бюл, М 45 (71) Рязанский радиотехнический институт (72) Ю,Н.Романов (53) 681.325 (088.8) (56) Оранский А.М, Аппаратные методы в цифровой вычислительной технике,— Минск: БГУ, 1977, с. 180, рис, 6.10. Авторское свидетельство СССР N 1035603, кл. G 06 F 7/52, 1981. (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ОБРАТНОЙ ВЕЛИЧИНЫ (57) Изобретение относится к автоматике и вычислительной технике и предназначено для вычисления обратной величины из чиЯ2«, 1612294 A 1 сел, представленных в двоичной системе счисления в форме с фиксированной запятой для случая малых приращений аргументов. Целью изобретения является повышение быстродействия при обработке операндов, значение каждого текущего из которых отлично от предыдущего на незначительную величину, за счет сокращения числа итераций. Устройство может быть использовано как самостоятельно, так и в составе специализированных ЭВМ. Оно содержит сумматоры-вычитатели 1 -3, регистры 4 — 8, сдвигатели 9, 10, мультиплексоры 11, 12, блок t3 приоритета, генератор 14 импульсов, триггер 15 запуска, триггер 16, элемент И 17, элементы ИЛИ 18, 19, схемы 20, 21 сравнения. 1 ил. 1612294 Изобретение относится к автоматике и вычислительной технике и предназначено для вычисления обратной величины чисел, представленных в двоичной системе счисления с фиксированной точкой для случая 5 малых приращений аргументов, Цель изобретения — повышение быстродействия устройства для вычисления обратной величины, На чертеже представлена блок-схема 10 устройства, Устройство содержит сумматоры-вычитатели 1 — 3, первый 4, третий 5, четвертый 6, второй 7 и пятый 8 регистры, сдвигатели 9, 10, мультиплексоры 11, 12, блок 13 при- 15 оритета, генератор 14 импульсов, триггер 15 запуска, D-триггер 16, элемент И 17, второй 18 и первый 19 элементы ИЛИ, схемы 20 и 21 сравнения. Устройство функционирует аналогично 20 известному устройству для вычисления ряда значений обратной величины из операндов, отличающихся на величину 2 /, где ,и= 1, 2...„п — 1, где п — разрядность входной информации, но начальный номер итерации определяется по выражению (=,и — 3, при 0,5 «X < 0,5945785; i =,и- 2, при 0,5945785 «Х< 0,8284279; i =,и — 1, при 0,8284279 «X < 1, Предположим, что в некоторый j-1-й момент времени в регистре 4 записано число Xj - 1, значение обратной величины которого, вычисленное устройством к )-му моменту времени, хранится в регистре 6. На информационный вход устройства поступает новое значение аргумента, из которого в сумматоре 1 образуется разность h,Õj = Х) — Х)1, Эта разность (ЬХ)=2 /, гдеи=1,2,3, ..., n — 1) из сумматора 1 передается (со знаком) для . анализа в блок 13 приоритета, где определяется наиболее старший номер разряда 45 ,и в коде разности ЬХ), в котором записана единица. Знак разности определяет работу сумматора-вычитателя в подготовительном такте, в котором определяется начальное значение частичного остатка 50 2),(= 2ь1,п-1 — Л Х) Y)-1,n-1. Для этого предыдущее значение обратНОй ВЕЛИЧИНЫ Y)-1,п-1, ХраНящЕЕСя В рЕГИСтре 6, передается со сдвигом на,и разрядов вправо (это соответствует умножению на 2 /» ), осуществляемым сдвигателем 10, управляемого блоком 13 приоритета, через мультиплексор 11 на вход сумматора-вычитателя 2. Кроме того, значение аргумента Х) записывается в регистр 4 и передается через сдвигатель 9 со сдвигом íà i разрядов вправо в регистр 7, а в регистр 8 записывается единица в (разряд, что соответствует формированию начальных констант Х)2 и 2, где! — начальный номер итерации, onpe-i деляемый в соответствии с выражени(эм (1). Значение i определяется схемами 21 и 20 сравнения кодов, на вторые входы которых поданы константы 0,5945785 и 0,8284279, причем первая схема 20 сравнения кода настроена на определение ситуации "Меньше", а вторая схема 21 сравнения кода настроена на определение ситуации "Больше". Выходы схем 20 и 21 управляют мультиплексором 12, который в соответствии с значениями схем 20 и 21 сравнения пропускает на выход,и — З,,и — 2,,и-1 на выходы блока 13 приоритета. С приходом управляющего сигнала "Пуск" триггер 15 устанавливается в единичное состояние и разрешает прохождение с генератора 14 импульсов через элемент 17 на сдвиговые входы регистров 7 и 8. Таким образом; происходит формирование приращений сумматоромвычитателем 3 к ранее вычисленному (хранящемуся в регистре 6) результату, Итерационный процесс протекает до выполнения и — 1 итерации, что обеспечивает вычисление обратной величины с погрешностью IЛУ! «2 Таким образом, алгоритм работы предлагаемого устройства имеет вид с учетом условия (1) Х),(+1 = ХУ + giX2" ), Х),n-1 - Х), -(н-1) Yj,i+1 = Y),! + giY2, Yj,п-1 - 1/Xj, +1 если21 «О, 9 ) — 1,ЕСли21<О, 2),(+1 = 2),(- 9(Х2 (); Z),п-1 0 «) С начальными условиями 2),1 = Z)-1,п-1 jY)-1,п-1 ЛХ) X)-1, Yj,i = Yj-1n-1, Х),i = Х)-1,п-1, (3) Х = X), Y = 1, i =,и — З,и-2, „, и — 1, где i — номер итерации текущего вычислительного процесса; J — номер обращения к устройству. Устройство позволяет повысить быстродействие вычисления обратной величины при 2 и приращениях аргумента, сохраняя при этом возможность работы в обычных условиях (1). Пример, Предположим, что X1 = 0,100000, Y1 = 1,111111, 21,5 = 0,000000100000. Необходимо вычислить У2 для Xz = 0,100001. Определяют Л Х1=.Хг — X1 = 0,000001. Zz,i = Z1,S — Л XzY(,ü = =0,000000100000 - 0,000001111111 =1, (11110100001 (ДК); так как,и = 6, итерационный процесс должен начинаться с ите1612294 gi Yzi 1,1»1» — 1 1, » 1100 1,1»011 0,000010 0,000000100101 4 +1 1, » 1 10111110 1,»11» l00011 0,000000100001 1,1»101 1,1»»1 0,000000000100 1,11»00 Имеется Хз = 0,101011 и Уз = 1,011111, 2з,5 = 0,000000001011. Необходимо вычислить У4 для Х4 = 0,101100. Определяют Л Х = = X4 — Хз = 0,000001, i =p — 2 = 6 — 2 = 4, 2<,4= =2з,s — Л ХзУз.в = 0,000000001011-0,00000101111 = 1,11111010011 (ДК) ! 24 i g Y4,i 1,»»1010»00 1,0»111 4 — 1 0,000001011000 1,»»1 1,011101 +1 0,000001 0,000000000100 1,»»»010100 1,0» 110 1,»»»011000 Потребовалось всего две итерации вместо трех по известному устройству. Имеется Xs = 0,111000, Ys = 1,061001, Zss 0,000000001. Необходимо вычислить Ys для Xs = 0,111001. Определяют ЛХв = X6 — Х5 = 0,000001, Zs,t = Zs,s — A XG Ys,s 0,000000001000-0,000001001001, i=p -1= =6 — 1=5 i Zs,i gi У61 5 1,»1110111111 — 1 1,001001 0,000000» 1001 1,111111 1,001000 1,»»»»1000 рации i p -3 = 3 по выражению(3) (операнд принадлежит первому интервалу). Процесс вычисления аналогичен известному устройству 22,! 1, » 1110100001 0,000010000100 Для вычисления Ys потребовалась одна итерация вместо трех по известному устройству. Формула изобретения Устройство для вычисления обратной величины, содержащее три сумматора-вычитателя, пять регистров, два сдвигателя, "0 первый мультиплексор, блок приоритета, триггер запуска, D-триггер, генератор импульсов, элемент И, два элемента ИЛИ, причем информационный вход устройства соединен с первым информационным вхо15 дом первого сумматора-вычитателя и информационнымии входами первых сдвигателя и регистра, выход которого соединен с вторым информационным входом первого сумматоравычитателя, информационный выход которого 20 соединен с входом блока приоритета, сигнальный выход которого соединен с первым входом первого элемента ИЛИ, выход которого, соединен с нулевым входом триггера запуска, выход которого соединен с первым входом 25 элемента И и управляющим входом первого мультиплексора, первый информационный вход которого соединен с выходом второго регистра, информационный вход которого соединен с выходом первого сдвигателя, выход 30 знака первого сумматора-вычитателя соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с прямым выходом D-триггера, вход которого соединен с выходом второго сумматора-вычитателя 35 и входом третьего регистра, выход которого соединен с первым информационным входом второго сумматора-вычитателя, BTopQv. информационный вход которого соединен с выходом первого мультиплексора, второй 40 информационный вход которого соединен с выходом второго сдвигателя, информационный вход которого соединен с выходом четвертого регистра, информационный вход которого соединен с выходом третьего сум45 матора-вычитателя, первый и второй информационные входы которого соединены с выходами четвертого и пятого регистров соответственно, управляющий вход третьего сумматора-вычитателя соединен с инверс50 ным выходом О-триггера, выход первогоэлемента ИЛИ соединен с управляющим входом второго сумматора-вычитателя, вход пуска устройства соединен с единичным входом триггера запуска, выход генератора им55 пульсов соединен с вторым входом элемента И, выход которого соединен с входами управления сдвигом второго и пятого регистров, выход младшего разряда пятого регистра соединен с вторым входом второго элемента ИЛИ. первый 1612294 Составитель Н.Маркелова Техред М,Моргентал Корректор Т.Палий (редактор Н,Рогулич Заказ 3831 Тираж 562 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж-35. Раушская наб., 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101 информационный выход блока приоритета соединен с управляющим входом второго сдвигателя, о т л и ч а ю щ е е с я тем, что, с Целью повышения быстродействия, в устройство введены две схемы сравнения и второй мультиплексор, выход которого соединен с управляющим входом первого сдвигвтеля и информационным входом пятого регистра, первые входы первой и второй схем сравнения соединены с входами первой и второй константы устройства соответственно, информационный вход устройства соединен с вторыми входами первой и второй схем сравнения, выходы которых соеди5 нены с первым и вторым управляющими входами второго мультиплексора, первый, второй и третий информационные входы которого соединены с вторым, третьим и четвертым информационными выходами блока 10 приоритета соответственно.
