Вычислительное устройство

 

Изобретение стносится к электрическим вычислительным устройствам и может быть использовано в аналоговых вычислительных машинах. Целью изобретения является повышение точности. Вычислительное устройство содержит входы сигнала делителя 1, сигнала делимого 2, сигнала сомножителя 3, выход 4, с первого по восьмой масштабные резисторы 5-12, с первого по седьмой операционные усилителя 13-19, с первого по четвертый блоки 20-23 инверсии тока, -с первого по девятый логарифмирующие транзисторы 24-32, с первого по восьмой антилогарифмирующие транзисторы 33-40, первый и второй транзисторы 41, 42 смещения, с первого по седьмой токоограничительные резисторы 43-49, первый и второй нагрузочные резисторы 50, 51, блок 52 определения знака сигналов, шину 53 нулевого потенциала. Работа устройства основана на реализации алгоритма вычисления путем логарифмирования и последующего антилогарифмирования сигналов. 2 з.п.ф-лы, 3 ил. 5 W

СОЮЗ СОЕЕТСНИК

СОЦИАЛИСТИЧЕСНИХ

РЕС 1УБЛИН (19) (11) (51)5 G 06 С 7/16

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

f10 ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГННТ CGA (21) 4655082/24 (22) 27.02.89 (46) 07,01.91. Вюл. Р 1 (71) Томский политехнический институт им. С.М.Кирова (72) В.В.Самокиш и П.H.Òèññåí (53) 681.335(088,8) (56) Справочник по линейным схемам.

/Под ред.Д.Шейнголд, 1».: Мир, 1977, с.380,фиг.3.6,2.

Авторское свидетельство СССР по заявке У 4291614/24-24, кл. С 06 С 7/16, 1987, (54) ВИЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО (57) Изобретение относится к электрическим вычислительным устройствам и может быть использовано в аналоговых вычислительных машинах. 1(елью изобретения является повышение точности. Вычислительное устройство содержит вхо2 ды сигнала делителя, сигнала делимого 2, сигнала сомножителя 3, выход 4, с первого по восьмой масштабные резисторы 5-12, с первого по седьмой операционные усилителя 13-19, с.первого по четвертый блоки 20-23 инверсии тока, с первого по девятый лсгарифмирующие транзисторы 24-32, с первого по восьмой антилогарифмирующие транзисторы 33-40, первый и второй транзисторы 41, 42 смещения, с первого по седьмой токоограничительные резисторы 43-49, первый и второй нагрузочные резисторы 50 51, блок 52 определения знака сигналов, шину 53 нулевого потенциала. Работа устройства основана на реализации алгоритма вычисления путем логарифмирования и последующего антилогарифмирования сигналов. 2 з.п.ф-лы, 3 ил.

1619316

Изобретение относится к электриче— ским вычислительным устройствам и может быть использовано в аналоговых вьгчислительных машинах.

11елью изобретения является повышение точности.

Ня фиг. 1 изображена функциональная схема вычислительного устройства, на фиг.2 и фиг.З вЂ” функциональные схемы блока инверсии тока и источника смещающего напряжения.

Вычислительное устройство имеет входы сигнала-делителя 1, сигналаделимого 2, сигналя-сомножителя 3, выход 4, с первого по восьмой масштабные резисторы 5-12, с первого по седьмой операционные усилители 13-19, с первого по четвертый блоки 20-23 инверсии тока, с первого по девятый логарифмирующие транзисторы ?4-32, с первого по восьмой антилогярифмируюшие транзисторы 33-40, первый и второй транзисторы 41 и 42 смещения, с первого по седьмой токоограничитель-25 ные резисторы 43-49, первый и второй нагрузочные резисторы 50 и 51, блок

52 определения знака сигналов, шину

53 нулевого потенциала, вход 54 и выход 55 блока инверсии тока, вось- 30 мой операционный усилитель 56, десятый логарифмирующий транзистор 57, . девятый антилогарифмирующий транзистор 58, восьмой токоограничительный резистор 59, источник 60 смещающего напряжения, первый и второй выходы

61 и 62 источника смещающего напряжения, Первый и второй отсекают не диоды 63 и 64, опорный диод 65, балансировочный потенциометр 66, де- 40 вятый токоограничительный резистор

67, первую и вторую шины 68 и 69 питания.

Вычислительное устройство работает следующим образом. 45

Четвертый — седьмой операционные усилители 16-19,, четвертый — шестой логарифмируюшие транзисторы 27-29, пятый антилогарифмируюший транзистор 50

37, четвертый — восьмой масштабные резисторы 8 — 12 и четвертый и пятый токоограничительные резисторы 46 и

47 образуют одноквадрантное логарифмическое вьгчислительное ядро, реа,лизующее выражение.

rpe Х вЂ” сигнал-делимое;

Z — сигнал-делитель;

Y — сигнал-сомножитель, п — показатель степени.

Шестой и седьмой масштабные резисторы 10 и 11 могут быть заменены потенциометром для плавного изменения показателя степени, определяемого коэффициентом деления резистивного делителя, образованного пятым— восьмым масштабными резисторами

9-12.

Двухполярные напряжения на входах сигнала-делителя 1, сигнала-делимого 2 и сигнала-сомножителя 3 преобразуются в однополярные токи логарифмирующих транзисторов вычислительного ядра с помощью выпрямительных схем, образованных соответственно первым масштабным резистором 5, первый и седьмым логарифмирующими транзисторами 24 и 30 и первым и шестым антилогярифмирующими транзисторами 33 и 38, первым операционным усилителем 13, первым токоограничительным резистором 43 и вторым блоком 21 инверсии тока по входу 1, вторым масштабным резистором 6, вторым и восьмым логярифмирующими транзисторами 25 и 31, вторым и седьмым антилогарифмирующими транзисторами 34 и 39, вторым операционным резистором 44 и третьим блоком

23 инверсии тока по входу 2 и третьим масштабным резистором 7, третьим и девятым логарифмирующими транзисторами 26 и 32 и третьим и восьмым антилогарифмирующими транзисторами 35 и 40, третьим операционным усилителем 15, третьим токоограничительным резистором 45 и третьим блоком 23 инверсии тока по входу 3.

Каждая пара логярифмируюшулх и антилогарифмирующих транзисторов, входящих в состав описанных выпрямительных схем, содержит транзисторы противоположного типа проводимости, что обеспечивает независимое прохождение сигналов обеих полярностей входных сигналов. При положительной полярности напряжения ня каком-либо входе устройства, например на входе

2 сигнала-делимого, обратная связь второго операционного усилителя 14 замыкается через второй логарифмирующий транзистор ?5 и второй токоограничительный резистор 44. В силу идентичности параметров и режима

5 16 работы второго логарифмирующего 25 и второго антилогарифмирующего 34 транзисторов их коллекторные токи равны и,пропорциональны отношению величин входного напряжения сигнала-делимого и второго масштабного резистора 6. Смена полярности напря— жения на этом входе приводит к запиранию второго логарифмирующего 25 и второго антилогарифмирующего 34 транзисторов и замыканию обратной связи второго операционного усилителя 14 через второй токоограничительный резистор 44 и восьмой логарифмирующий транзистор 31. При этом его коллекторный ток, а также ток идентичного ему по параметрам и режиму работы седьмого антилогариф- мирующего транзистора 39 пропорциональны отношению величин входного напряжения сигнала-делимого и второго масштабного резистора 6 °

Третий блок 22 инверсии тока формирует íà свом выходе ток, равный по величине и противоположный по направлению коллекторному току седьмого антилогарифмирующего транзистора

39. В результате суммарный ток коллектора второго антилогарифмирующего транзистора 34 и третьего блока 22 инверсии тока, поступающий на вход пятого операционного усилителя 17, пропорционален модулю сигнала на входе 2 сигнала-делимого. При смене полярности на входе 2 сигнала-делимого выходное напряжение второго операционного усилителя 14 практическискачкообразно меняется с отрицательного на положительное с перепадом, превышающим 1 R. Поэтому это напряжение используется в качестве логического сигнала, несущего информацию о знаке напряжения на этом входе устройства.

Аналогично осуществляется выпрямление сигналов на других входах устройства. Таким образом, режим работы четвертого — шестого логарифмирующих транзисторов 27-29 не зависит от полярностей входных сигналов устройства.

Четвертый операционный усилитель 16 по цепи четвертый токоограничительный резистор 46, переход эмиттер— база четвертого логарифмирующего транзистора 27 задает ток коллектора, который равен суммарному току, определяемому выходным током второго блока 21 инверсии тока и током кол19316 о лектора первого антилогарифмирующего транзистора 33, и пропорционален модулю сигнала на входе 1. При этом напряжение на переходе база †.эмиттер чет5 вертого логариф. рующего транз ора

27 равно логарифму этого сигнала.

Пятый операционный усилитель 17 по цепи шестой и пятый масштабные

10 резисторы 10 и 9 переходы эмиттер—

Э база четвертого и пятого логарифмируюших транзисторов 27 и 28 задает ток коллектора последнего, пропорциональный модулю сигнала на входе

2. При этом на пятом и восьмом масштабных резисторах 9 и 12 формируются соответственно сигналы

logX — logZ

nt(logX — logZ), Шестой операционный усилитель 18 через пятый токоограничительный резистор 47, переход эмиттер — база шестого логарифмирующего транзистора 29 устанавливает коллекторный ток последнего пропорциональным модулю. сигнала на входе 3. Напряжение на эмиттерах четвертого и пятого антилогарифмирующих транзисторов

36 и 37 при этом не зависит от полярностей входных сигналов устройства и равно

logY + n(logX — 1ogZ).

При нулевых напряжениях на базах идентичных друг другу четвертого и пятого антилогарифмирующих транзисторов 36 и 37 их коллекторные токи равны и пропорциональны выходному

40 сигналу устройства;

aotilog (logY + o(logg — logg)j

Х

= (-)Z

Функцией четырех блоков 20-21 инверсии тока является инвертирование коллекторных токов соответственно четвертого 36 и шестого—

50 восьмого 38-40 антилогариймирующих транзисторов. Важно только, чтобы этот блок обеспечивал небольшое напряжение на своем входе (не более 100 мВ), имел стабильный, 55 легко регулируемый коэффициент передачи и высокое выходное сопротивление. Кроме того, желательным является малая величина .или полное отсутствие аддитивной составляющей

1619316

% погрешности коэффициента преобразования этого блока, что обусловлено повышенной к ней чувствительностью схемы устройства. .Блок инверсии тока работает сле5 дующим образом.

Поскольку в схеме вычислительного устройства входные токи блоков

20-23 инверсии имеют только одну по-.

10 лярность, определяемую типом проводимости транзистора, подключенного коллектором к входу блока (прямую), то десятый логарифмирующий 57 и девятый антилогарифмирующий 58 транзисторы должны иметь противоположную проводимость, то есть обратную.

Тогда коллекторный ток десятого,логарифмирующего транзистора 57 за счет действия отрицательной обратной связи восьмого операционного усилителя 56 поддерживается равным входному однополярному току- блока. В силу идентичности параметров и режима работы десятого лагарифмирующего 57 и де- 25 вятого антилогарифмируюшего 58 транзисторов их коллекторные токи пропорциональны и противоположны по направлению. Регулирование коэффициента передачи блока инверсии тока осуществляется с помощью источника 60 смещающего напряжения, создающего разность напряжений между базами десятого логарифмирующего 57 и девятого антилогарифмирующего 58 транзисторов.

Регулированием коэффициентов пе35 редачи блоков 20-23 инверсии тока за счет изменения величины выходного сигнала источника.смещающего .напряжения производится балансирование входных и выходного сигналов уст-, ройства по полярностям. Необходимость в этом может возникнуть из-за возможного разброса пар логарифми" рующих и антилогарифмирующих транзисторов входных преобразователей формы сигналов (выпрямителей) и четвертого и пятого антилогарифмирующих транзисторов 27 и ?8 по тепловому току эмиттерного перехода (напряжение смещения этих пар транзисторов).

При этом также компенсируется и влияние разброса. параметров собственных транзисторов блока инверсии тока.

Таким образом, функцией источника

60 смещающего напряжения является формирование разницы напряжений между. базами десятого логарифмирующего

57 и девятого антилогарифмирующего 58 транзисторов. Выходное напряжение источника 60 образуется между катодами первого 63 и второго 64 отсекающих диодов, через которые от отрицательной шины 68 питания с помощью балансировочного потенциометра 66 задаются токи.

Для обеспечения близкого к нулю напряжения относительно шины нулевого потенциала на выходных зажимах источника 60 и соответственно на коллекторных переходах десятого логарифмирующего 57 и девятого антилогарифмирующего 58 транзисторов блока инверсии тока потенциал анодов первого 63 и второго 64 отсекающих диодов смещены на величину напряжения на открытом диоде 65, ток через который задается от положительной шины 69 питания с помощью девятого токоограничительного резистора 67. Необходимая величина вы" ходного напряжения источника смещающего напряжения устанавливается соответствующим положением среднего вывода балансировочного потенциометра бб. При обеспечении равенства температур десятого логарифмирующего 57 и девятого антилогарифмирующего 58 транзисторов и первого и второго от-. секающих диодов 63 и 64 достигается исключение температурного дрейфа коэффициента передачи блока инверсии тока. Наилучшим условием для этого является выполнение указанных элементов в одной интегральной транзисторной сборке, при этом для реализации диодов может быть использовано диодное включение транзисторов (с объединенными базой и коллектором).

Проводящим состоянием четвертого и пятого антилогарифмирующих транзисторов 36 и 37 управляет блок 52 определения знака сигналов, являющийся по принципу действия логическим автоматом, выходные сигналы которого являются логической функцией выходных сигналов первого — третьего операционных усилителй 13 — 15. При единичном сигнале на прямом выходе блока 52 открывается первый транзистор 41 смещения и его коллекторный ток co3JTR» ет падение напряжения на первом нагрузочном резисторе 50, запирающее пятый антилогарифмирующий транзистор

37. Появление единичного сигнала на инверсном выходе блока 5? приводит к запиранию четвертого антилогарифмирующего транзистора 36 с помощью седь10, мого токоограничительного резистора

49, второго транзистора 4" смещения и вторсго нагрузочного резистора

Транзисторы 41 и 42 смещения необХОДИМЫ ДЛЯ HCKJHOHÐÍHß ВЛИЯНИЯ УРОВ" ня логического нуля выходных СНГМлов блока 52 Определения знака сиг— . Налов на потенциал базы пятого и четвертого антилогари< .:}ру})}ш{х транзисторов 37 и 36.

Основным преиму:}ествлм вычисли."ельНОГО $ CTPÎI}CTI)B ЯВЛЯЕТСЯ Rb}COKBII Ti,×ность. Относительная попре}.}нoc {ь }:реобразования входного напрях<ения }а

{5 л<збсм из 7"DBx в:;< ов устройства ь ток соотьетст.-.с ющегo логариЬЬ{иру«)1<ег<0 транзистора выч- слительного ядра Hp зависит от полярности вход.-,огo си}— напа и От напряжений смещения,сил--;— телей Вычислительного ядра и усилите1-;Р}1 блоков инверсии тока, <<ормула из обретения

)5

1. Вычислительное, устройство, седержашее первый, второй, третий, четвертьг}, пятый и шестой опера}п{онные усилители, к инвертирующаму входу каждОГО из KGTDpb}x подкпючен кОллpê тор cooT}låòñòâóþ}<}år о л<)гар.«})мкрующегo транзистора, первые выв ты первого, второго и тре=ьего масштабных резисторов соединены соответственно с инвертирующими входами первого, второЗГ го и третьего Операционных усилителей, B вторые выводы являются соответственно входами сигHBJIB-J<åëèòåля, сигнала-делимого и сигнала-сомножителя устроиства,седьмой o!IepBIIHOH—

1О ный усилитель, между инвер тир ую}ш}м входом и выходом которого вклю-}ен четвертый масштабный резистор, а его выход является въ}ходом устройства, эмиттеры первого, второго и третьегc антилогари<;мирующих транзисторов со— единены с змиттерами соответственно первого, второго и третьего логарифмирующих транзисторов и с первыми выводами соответственно перво}c

5"второго и тре-.ьего токоограничительных резисторов, вторые в Ion;ты кото— рых подключены к вьходам соответсT венно первого, в

НИ }1 1 ЕЛЬНЬИ Т: ЕЗНС ТОР ПОД}<Л:<)ЧЕЛЫ К ВЫxi)J.-;-J шестого 0;.-„-.ра}л}онгого з<}лителя, <ар выл" . Элок 1 :;5 ер "ии т<)} <а коллеето<)

}Ртз = Pт О< 0 BHTI{1}orBPIIA: ы1)УюЩег0 т} а}} з}}сто;:а =;.. p -9 первь<й 5 0K инверси:1

Т OKP. ПОДКЛ10 . Е}!bl K КО) .ИЕКТ 01 У ПЯТОГО ан т}}логари,",мирующег 0 гран зис тора и кивер -::рующему входу сеп. мого оп=рациob.,Ог ) усилите i, первые выводы пятого:; шестого маск{табнь}х резистс-:.011 со . Вень} с базой четвертого ло. ари@ь1"-.рующего транзисToDB, втор<.<" вы.=Од ксстого масштабного ре"-истора и первый вывОД седьмОГ<. масштабного резпст: ра подкл)0-"ены к выходу -..}-ятсго операпионно} с ус}.лите<}я, Вто1)<)11

ab}H0n С ЕП ЬМОГ 0 И ПЕРВЬ<й - Ь ВОД ВОС Ь "Ого масштабных резистор в соединены с базой шестого логари«)}я}рующего транзистсра, змиттеры перв<)го и второго транзисторов сме}",ения через шестой 1! Сс <ьмой гокоо=ран}о:.Ител ные резисторы с< единень соответственна р прямым и .--Нвегсным гыходами блска определения знака сигHBëoH, коллек— тор перво.-: 0 транзистора смеще}}ия соединен с базой пятого антилогарифмируюшего транзистора H с первым вывопом первого нагрузочного резистора, коллектор в-.:орого транзистора смещения соединен с базой четвертого антилогарий}ирую<}его транзистора и с первь}м выводом второго нагрузочного резистора, баз.i первого, второгс, третьег и пятого логариЛмирующих транзисторов, базы пергoI<, вт рого

И Т Р Р Т Ь Р Г 0 а Н Т ИЛ О 1 а "11 <) } <1}Р УЮ 1<<И Х т Р а Н з<.сторов, базы гервого и гToporo транзисторов смещения, вторые вылоды пятого и восьмсго масп}та<:нь}х резистор0в и первого и второго н<}грузочных резисторов подключены к !L! Hå 1:улевогo потенциала. 0 т и и -1 B <о е е с я тем, что, с целью ловы}1 < .111 B {ORTHOÑ.<и, в него введены седьмой, p< cb):0}! и деВятый лo BpHЛмиj<ую1 }}!е т{}а110

1!!рс тo}, с е " lь!" ОЙ и ос ьмОй ан т1<лс 1 <1

1619316

12 рифмирующие транзисторы, второй, третий и четвертый блоки инверсИи тока, базы седьмого, восьмого, девятого логариф жрующих транзисторов и шесто5

ro, седьмого и восьмого антилогарифмирующих транзисторов подключены к шине нулевого потенциала, эмиттеры седьмого логарифмирующего и шестого антилогарифмирующего транзисторов соединены с эмиттером первого лагарифмирующего транзистора, эмиттеры восьмого логарифмирующего и седьмого антилогарифмирующего транзисторов подключены к эмиттеру второго логарифмирующего транзистора, эмиттеры девятого логарифмирующего и восьмого антилогарифмирующего транзисторов соединены с эмиттером третьего логарифмируюшего транзистора, коллекторы седьмого, восьмого и девятого логарифмирующих транзисторов подключены к ннвертирующим входам соответственно первого., второго и третьего операционных усилителей, коллекторы шестого, седьмого и восьмого антилогарифмируюших транзисторов через второй, третий и четвертый блоки инверсии тока подключены к инвертирующим входам соответственно четвертого, пятого и щестого операционных усилителей.

2. Устройство llo и. 1, 0 T JI H ч а ю щ е е с я тем, что блок инверсии тока содержит операционный усилитель, источник смещающего напряжения, логарифмирующий и антилогарифмирующий транзисторы, эмиттеры которых через токоограничительный резистор соединены с выходом операционного усилителя-, инвертирующий вход которого соединен с коллектором логарифмирующего транзистора и является входом блока, выходом которого является коллектор антилогарифмирующего транзистора, базы логарифмирующего транзистора и антилогарифмирующего транзистора подключены соответственно к первому и второму выходам источника смещающего напряжения.

3. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что источник смещающего напряжения содержит первый и второй отсекающие диоды, опорный диод, токоограничительный резистор и балансировочный потенциометр, катоды первого и второго отсекающих диодов являются первым и вторым выходами источника и соединены соответственно с первым и вторым выводами балансировочного потенциометра, подвижный контакт которого подключен к первой шине питания, аноды первого и второго отсекающих диодов и опорного диода соединены с первым выво- дом токоограничительного резистора, второй вывод которого подключен к второй шине питания, катод опорного диода соединен с шиной нулевого потенциала.

161 9316

Редактор К,Бланар

Подписное

Производственно-издательский комбина;- "Патент", г. Ужгород, ул. Гагарина, 101

Заказ 50

ВНИИПИ Государственного

113035, Сос тавитель O. Отраднов

iехред H.ÈopãåHòàë корректор .Самборская

Тираж

KoMHTeTB IIo изобретений H открытин IT1. H ГКНТ CCCP

Иосква, Ж-35, Раушская наб., д. 4/5