Устройство для деления

 

Изобретение относится к вычислительной технике и может использоваться в системах тестового и функционального диагностирования ЭВМ. Цель изобретения - расширение функциональных возможностей. Устройство содержит п вычислительных блоков 1, каждый из которых имеет в своем составе регистры делимого 2, делителя 3 и частного 7, блок 4 сложения, два мультиплексора 6.1 и 6.2, группу эле1- метов 211-ИЛИ 8, а также группу эле

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

f51)5 С 06 Г 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4428923/24 (22) 23.05.88 (46) 15.01.91. Бюл. Р 2 (71) Ленинградский электротехнический институт им. В.И.Ульянова (Ленина) (72) Мухамед Сулейман Фаиз (IQ)

А.С. Календарев, И.Ю. Матвеев и Д.В, Пузанков (SV) (53) 681..326.7(088.8) (56) Авторское свидетельсTHo СССР

Р 705447, кл . G 06 F 7/39, 1976

Авторское свидетельство СССР

Р 898425, кл. С 06 Г 7/52, 1982.,Я0ы 1621034 А1

2 (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ (57) Изобретение относится к вычислительной технике и может использоваться в системах тестового и функционального диагностирования ЭВМ. Цель изобретения — расширение функциональных возможностей. Устройство содержит и вычислительных блоков 1, каждый из которых имеет в своем составе регистры делимого 2, делителя 3 и частного 7, блок 4 сложения, два мультипл -KcopB 6.1 и 6.2, группу эле метов 2И-ИЛИ 8, а также группу элел

1621034 ментов ИСКХПОЧЛМЦЕЕ ИЛИ 9 и мультиплексор 10. Переключение устройства для деления в режим сигнатур«ого анализатора позволяет улучшить диагно- 5 стические возможности вычислительных систем, в составе которых используется устройство для деления, и сокра-< тить время тестирования самого устройства. Сокращение времени тести- 10 рован«я ростигается эа счет возможности формирования в устройстве сигнаИзобретение относится к вычислительной технике и может быть исполь- 20 зовано в качестве блока деления в, ко йвейерных цифровых вычислительных ! машинах, а также в цифровых системах контроля и управления.

Цель изобретения - расширение

- функцио«альных возможностей за счет работы в режиме конвейерного сигнатур«ого анализатора.

На фиг.1 представлена структурная схема устройства для деления; 30 на фиг.2 функциональная схема блока сложеййя.

Устройство содержит и вычислительных блоков 1.1.. ° 1.п каждь|й из кото. рых содержит регистр 2 делимого, регистр 3 делителя, блок 4 сложения, элеме«т..НЕ 5, два мультиплексора 6.1 и 6.2, регистр 7 частного, группу элементов 2И-ИЛИ 8. Кроме того, устройство содержит группу элементов .40

ИОШЮЧАИГ ЕЕ ИЛИ 9, мультиплексор 10, вход 11 сброса, вход 12 режима работы устройства, группы информационных. входов l3-15, группу выходов 16,17.

Блок 4 сложения содержит п одно-. 45 разрядных комбинационных сумматоров

18. 1...18.n,(n-1) элементов И 19,эле.мент НЕ 20, первую группу йнформационных входов 21.1...21.п, вторую группу информационных входов 22.1...22.п, группу разрядных выходов 23.1...23.п, первый инверсный разрядный выход 24.

Устройство работает следующим об.разом.

При работе в режиме делителя на вход 12 устройства подается сигнал ,Z, равный логической единице.. При поступлении сигнала Z = 1 на вход мультиплексора 10 он пропускает на свои туры, являющейся интегральной оценкой исправности вычислительной сись темы, в составе которой используется устройство для деления,а также самого устройства. Введение режима сигнатурного анализатора в устройство дает возможность использовать последнее в качестве средства встроенного контроля. в вычислительной системе. 1 з.п. ф-лы, 2 ил .

Ф выходы код с входов 13. Перед началом деления чисел производится начальная установка регистров устройства путем подачи на вход 11 сигнала сброса. Деление выполняется с восстановлением остатка за k тактов.

В первом такте в регистр 2 делимого первого вычислительного блока 1.1 через вход 13 устройства записывают первое делимое со сдвигом влево на один разряд. На первые входы группы .элементов по входу 12 поступает сигнал Е = 1, «а вторые входы элементов 9 по входу 15 устройства поступают сигналы, соответствующие разрядам первого делителя, при этом на выходах элементов 9 формируется инверсный код первого делителя, соответствюущий обратному коду делителя.

В блоке 4 производится вычитание из делителя, который преобразован в дойолнительный код, при этом сигнал

Z = 1 по входу 12 поступает на вход

n-ro сумматора 18.1 блока 4, обеспечивая преобразование обратного кода делителя в дополнительный путем добавления "1" в и-й разряд блока 4.

На выходе i-го сумматора 18 блока

4 формируется сигнал переноса, который передается на второй вход (i-1)-ro элемента.И 19, на первый вход которо

ro подается сигнал Z = 1, при этом на- выходе (i-1)-ro элемента И 19 получают сигнал, соответствующий сиг.налу переноса с выхода i-ro сумматора 18, который передается на вход (i-1)-го сумматора 18. На первые входы i-х сумматоров 18 блока 4 по входам 21 поступают сигналы pasрядов делимого с i-ro выхода регистра 2, делимого вычислительного блока

1034.

55

5 162

1, а на вторые входы тех же сумматоров 18 по входам 22 — сигналы разрядов обратного кода делителя с выхода i-ro разряда регистра 3 делителя вычислительного блока 1; сигнал с выхода первого сумматора 18 поступает на вход элемента НЕ 20, на выходе которого формируетбя сигнал,инверсный знаковому разряду. На управляющие входы первого и второго мультиплексоров 6 всех вычислительных блоков 1 в каждом такте по входу 12 поступает сигнал Е = 1, при этом с выходов первого и второго мультиплексоров б снимается информация, подаваемая на вторые входы соответствующих мультиплексоров 6. Если остаток от вычитания из делимого. делителя в блоке 4 получился положительным, то разряд частного на выходе 24 блока 4 равен единице и через второй вход второго мультиплексора 6 на входы группы элементов 8 поступает сигнал, равный единице, при этом информация с выходов 23 блока 4 проходит на выходы элементов 8. Если остаток отрицательный, то разряд частного на выходе 24 блока 4 равен нулю и через второй вход первого мультиплексора 6 .на входы группы элементов 8 с выхода 23. 1 блока 4 поступает сигнал, равный единице, при этом через элементы 8 проходит первоначальное значение делимого из ре1истра 2 делимого, т.е. происходит восстановление остатка. Во втором такте производится запись результатов вычислений первого вычислительного блока

1 во второй, запись кода с выходов элементов 8 в регистр делимого со сдвигом влево, передача значения первого делителя в регистр 3 делителя, запись первого разряда частного с инверсного выхода 24 знакового разряда блока 4 в и-й разряд регистра

7 частного первого вычислительного блока 1. Одновременно в регистр 2 делимого и регистр 3 делителя поступают значения второй пары чисел. В первом вычислительном блоке 1 осуществляется деление второй пары чисел, а во втором получают результат деления первой пары чисел. В третьем такте результаты вычислений, полученные во втором вычислительном блоке 1, записывают в третий вычислительный блок 1, а результаты первого вычислительного блока 1 - во вто рой. В освободившиеся регистр 2 делимого и регистр 3 делителя первого вычислительного блока 1 поступает третья пара чисел. Первый разряд частного от деления второй пары чисел записывается в регистр 7 частного первого вычислительного блока 1, в регистр 7 частного второго вычислительного блока 1 со сдвигом влево в (II-1)-й разряд °

Результат деления каждой пары чисел образуется за 1 тактов, при этом результат деления первой пары чисел получен на выходах регистра 7 частного п-го вычислительного блока 1 через k тактов, а каждый последующий результат — через один такт. Знак частного определяется путем сложения по модулю два знаковых разрядов делимого и делителя (на фиг.1 не показаны).

При работе устройства в режиме конвейерного сигнатурного анализатора на вход 12 режима работы устройства подается сигнал Z = О. При поступленин сигнала Z = Э на вход мультиплексора 10 Hà его выходы проходит код с выходов 16. !(онвейерный сигнатурный анализатор работает на основе деления полиномов по модулю два. Перед подачей тестовых наборов в устройство производится начальная установка регистров устройства путем подачи на вход 11 сигнала сброса .Очередной тестовый набор подается по входу 14 устройства в регистр 7 первого вычислительного блока 1 со сдвигом влево на один разряд, на вход и-ro разряда регистра 2 первого вычислительного блока 1 подается первый разряд очередного тестового набора, коэффициенты порождающего полинома по входу 15 устройства поступают на вторые входы элементов 9.

В первом такте работы устройства информация с вьг одов элементов 8 и-го вычислительного блока 1 через мультиплексор 10 записывается в регистр 2. первого вычислительного блока 1 со сдвигом влево на один разряд, в п-й разряд регистра 2 первого вычислительного блока 1 записывается первый разряд первого тестового набора, в регистр 7 — первый тестовый набор со сдвигом влево на один разряд.На первые входы элементов 9 устройства поступает сигнал Z = О, на вторые входы элементов 9 поступают коэффициен1621034 ты порождающего полинома, которые записываются в рег!!стр 3. В блоке 4 первого вычислительного блока 1 на вход и-ro сумматора 18 и на первые входы всех элементов И 19 пс входу 12 поступает сигнал Z = О, при этом суммирование чисел, постучающих на информационные входы первой и второй групп блока 4, производится без добавления единицы в и-й разряд.и без учета переносов. Следовательно, блок

4 при работе устройства в режиме конвейерного сигнатурного анализатора производит поразрядное суммирова. ние по модулю два. В блоке 4 первого вычислительного блока 1 производится суммирование по модулю два содержимого регистров 2 и 3. На управляющие входы первого и второго муль- 20 типлексоров 6 всех вычислительных блоков 1 в каждом такте поступает сигнал Z = О, при этом с выходов первого и второго мультиплексоров 6 снимается информация, подаваемая на 25 их первые входы. Если IIepBbIf! разряд регистра 2 равен нулю, то на входы элементов 8 с выхода элемента 5 поступает сигнал, равный единице, при этом через элементы 8 проходит первоначальное значение содержимого регистра 2. Если первый разряд регистра 2.равен единице, то через элементы 8 проходит информация с выхода блока 4.

Во.втором такте производится запись результатов вычислений первого вычислительного блока 1 во второй: запись остатка от деления первого вычислительного блока 1 с выходов 40 элементов 8 в регистр 2 со сдвигом влево на один разряд, передача значений порождающего полинома с выхо. дов регистра 3-первого вычислительного блока 1 в регистр 3 второго вы- 45 числительного блока 1, запись первого разряда регистра 7.первого вычислительного блока 1 в п-й разряд ре- гистра 2 второго вычислительного блока 1 запись содержимого регистЭ д 50 ра 7 первого вычислительного блока

1 в регистр 7- втораго вычислительного блока 1 со сдвигом влево на один разряд. В первом вычислительном блоке

1 производится запись с выходов элементов 8 п-ro вычислительного блока 1 в регистр 2 со сдвигом влево, первого разряда второго тестового набора — в и-й разряд регист- ра 2, второго тестового набора - в регистр 7 со сдвигом влево и коэффшщентов порождающего полиномав регистр 3. В первом и втором вычислительньг блоках 1 произвоцят деление по модулю два содержимого регистров 2 на порождающий полином.

В конце k-го такта (где k — количество подаваемых тестовых наборов) работы устройства на выходах элементов 8 (1,...,п)-ro вычислительных блоков 1 будет получено п остатков. С выхода 16 устройства может быть снято последовательно и сигнатур.

Значение порождающего полинома можно изменять в зависимости от требуемой достоверности диагностирования, Таки!! образом, устройство для деления может дополнительно работать в реииме конвейерного сигнатурного анализатора.

Расширение функциональных возможностей состоит в использовании устройства для деления в режиме конвейерного сигнатурного анализатора в качестве средства встроенного контроля. В режиме конвейерного сигнатурного анализатора устройство для деления позволяет сократить время тестирования конвейерных цифровых вычислительных машин, в составе которых используется. предлагаемое устройство, а также самого устройства для деления. Сокращение времени тестирования достигается за счет возможности формирования интегрального значения сигнатуры при тестировании.

При этом отпадает необходимость оценки технического состояния устройства, для деления на каицом такте работы.

Формула изобретения

1 ° Устройство для деления, содержащее п вычислительных блоков, где и — разрядность обрабатываемых. чисел, каждый из которых содержит регистры делимого, делителя и частного и, кроме и-го вычислительного блока, груп- . пу элементов 2 И-ИЛИ, при этом i-e разря!.ые выходы (где i = 1,n) регистра делимого 1-го вычислительного блока (где j = 1,n), кроме п-ro, под" ключе!ы.к первым входам i-х элементов 2И-ИЛИ группы того же блока, i-e разрядные выходы регистра делителя

16 21 034!

О каждого вычислительного блока подключны к i ì информационным входам ре-. гистра делителя последующего вычислительного блока i-e разрядные выхоt

5 ды регистра частного каждого вычислительного блока подключены к (i-1)-и информационным входам регистра частного последующего. вычислительного блока, выходы i-х элементов 2И-ИЛИ группы j-го вычислительного блока, кроме п-ro, соединены с (i-1)-ми информационными входами регистра делимого (j+1)-ro вычислительного блока, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет работы в режиме конвейерного сигнатурного ана— лизатора, в каждый вычислительный блок введеггы блок сложения, элемент

НЕ, два мультиплексора, в и-й вычис,лительный блок введена группа элементов 2И-ИЛИ, в устройство введены группа элементов ИСКЛ1ОЧМО1 1ЕЕ ИЛИ и мультиплексор, причем первый разрядный выход регистра делимого. каждого вычислительного блока соединен с входом элемента НЕ и с первым информационным входом первого мультиплексора того же блока, группа разрядных Выхо- ЗО дов регистра. делимого каждого вычислительного блока соединена с первой группой информационных входов блока сложения того же блока, группа разряднык выходов регистра делителя каждо35 го вычислительного блока соединена с второй, группой информационных вхо- дов блока сложения того же блока, вы-. ход элемента НГ каждого вычислительного блока соединен с первым инг1горма- 4О ционным входом первого мультиплексора того же блока, первый прямой разрядный выход блока сложения каждого вычислительного блока соединен с втоPI IM инфОРмацио и иым ВхОДОм I3 T oP oI 45 мультиплексора того же блока, первый инверсный разрядный выход блока сло: жения каждого вычислительного блока соединен с вторым информационным вхо- дом первого мультиплексора и с и-м информационным входом регистра частного того же блока, первый разрядный выход регистра частного j-го вычислительного .блока, кроме и-го вычислительного блока, соединен с и-м ин-; формационным входом регистра делимо 55

ro (j+1)-гЬ вычислительного блока, -е разрядные выходы регистра делимого n-ro вычислительного блока соедииены с первыми входами i-х элементов

2И-ИЛИ группы того же блока, группа прямых разрядных выходов блока сложения каждого вычислительного блока соединена с третьими входами элементов

2И-ИЛИ того же блока, выход первого мультиплексора кажпого вычислительного блока соединен с четвертыми входами элементов 2И-ИЛИ группы того же блока, выход первого мультиплексора каждого вычислительного блока соединен с четвертыми входами элементов 2И-ИЛИ группы того же блока, выход i-го элемента ИСИЮЧА1О1 1ЕЕ ИЛИ группы соединен с i-м информационным входом регистра делителя первого вычислительного блока, группа выходов элементов 2И-ИЛИ и-го вычислительного блока соединена с первой группой информационных входов мультиплексора, i-й выход которого соединен с (i-1)-м информационным входом регистра делимого первого вычислительного блока, вход сброса регистров делимого, делителя и частного каждого Вычислительного блока объединены и образуют одноименный вход устройства, управляющпй вход мультиплексора, первые входы элементов ИС1(Л1Ог1И1О1 (ЕЕ ИЛИ, а также управляющие входы блока сложения первого и второго мультиплексоров каждого вычислительного блока объединены и образуют вход режима устройства, вторая группа информационных входов мультиплексора образует группу входов кода делимого устройства, и-й информационный вход регистра делимомого и (п-1) первых информационных входов регистра частного первого вычислительного блока образуют группу входов контролируемых последовательностей устройства, BTop)IQ входы элементов ИС1СЛИЛ1ОГ1ЕГ ИЛИ образуют группу входов кода делителя устройства, группа выходов элемента 2И-ИЛИ n-ro вычислительного блока образует группу выходов сигнатуры устройства, группа раз-,. рядных выходов регистра частного и-го вычислительного блока образует группу выходов кода частного устройства.

2. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что блок сложения содержит и одноразрядных комбинационных сумматоров, (n-1) элементов

И, элемент НЕ, прнчем первые Входы элементов И и вход переноса и-ro сумматора объединены и образуют

1621034

Составитель МеИванов

Техред МеДидык Корректор М.Самборская

Редактор А.Маковская

Заказ 4248 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Рауяская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.Ужгород, ул. Гагарина, 101 управляющий вход блока, информационные выходы п сумматоров образуют группу разрядных выходов блока, информационньп выход первого сумматора соединен с входом элемента НЕ, выход

5 которого образует первый инверсный разрядный выход блока, первые и вторые информационные входы сумматоргобразуют соответственно первую и вторую группы информационных входов блока, входы переноса k-х сумматоров, где k = Г, (й1), сседнненн с вьссадами k-х элементов И, вторые входы которых соединены с выходами переноса (k+1)-х сумматоров.