Устройство для считывания и кодирования изображений объектов

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах с техническим зрением для выделения дефектов изображений фотошаблонов и печатных плат. Цель изобретения - повышение точности устройства . Поставленная цель достигается путем учета признака связности между фрагментами изображений, размер которых менее заданной величины или ориентация которых не совпадает с напргалением горизонтали или вертикали, что обеспечивается введением триггера, элемента задержки и селектора связных областей. 8 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (si)s G 06 К 9/36

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

-":- - ()ИЗЫДЯ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4487477/24 (22) 28,09.88 (46) 28.02.91. Бюл. № 8 (71) Пензенский политехнический институт (72) А.Л.Држевецкий, P.À.Àáóëüxàíoâ, В.Н. Контишев, А, Г.Царев и П, В. Шелундов (53) 681.327.12(088.8) (56) Авторское свидетельство СССР № 911569, кл. F 06 К 9/00, 1982.

Авторское свидетельство СССР

¹ 11554488880000,, кКл, G 06 К 9/36, 1987. (54) УСТРОЙСТВО ДЛЯ СЧИТЫВАНИЯ И

КОДИРОВАНИЯ ИЗОБРАЖЕНИЙ ОБЪЕКТОВ

Изобретение относится к автоматике, в частности к, устройству для считывания и кодирования изображений, и может быть использовано в системах с техническим зрением для выделения дефектов изображений фотошаблонов, печатных плат.

Цель изобретения — повышение точности устройства.

На фиг.1 представлена блок-схема предлагаемого устройства; на фиг.2 — блоксхема селектора связных областей; на фиг.3— схема блока коррекции изображений; на фиг.4 — схема блока структурного описания иэображений объектов; на фиг.5 — блок-схема узла преобразования кодов связности; на фиг,6 — схема объединения кодов; на фиг.7 — схема управления кодов; на фиг.8— блок-схема дешифратора.

Устройство (фиг.1) содержит блок 1 ввода, блок 2 синхронизации, блок 3 коррекции

„„5U„„1631563 А1 (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах с техническим зрением для выделения дефектов изображений фотошаблонов и печатных плат, Цель изобретения — повышение точности устройства. Поставленная цель достигается путем учета признака связности между фрагментами иэображений, размер которых менее заданной величины или ориентация которых не совпадает с направлением горизонтали или вертикали, что обеспечивается введением триггера, элемента задержки и селектора связных областей. 8 ил, изображений, селектор 4 связных областей, блок 5 структурного описания иэображений объектов, триггер 6 и элемент 7 задержки.

Селектор связных областей (фиг.2) состоит из элемента 8 задержки, узла 9 маркировки, блока 10 памяти и узла 11 преобразования кодов связности.

Блок коррекции иэображений (фиг.3) включает первый узел 12 преобразования изображений, элемент И 13, второй 14 и третий 15 узлы преобразования изображений, элементы 16 и 17 задержки, элементы

И 18, 19 и 20, элемент 21 задержки.

Блок структурного описания изображений объектов (фиг.4) содержит дешифратор

22, элемент И 23, узел 24 памяти, элемент 25 задержки, элемент ИЛИ 26, блок 27 памяти, выполненный в виде ОЗУ, узел 28 памяти, дешифратор 29, коммутатор 30, элемент

ИЛИ 31, узел 32 памяти, узел 33 маркировки, узел 34 управления и узел 35 памяти.

1631563

30

50

Узел преобразования кодов связности (фиг.5) выполнен на элементах 36 и 37 задержки, элементах ИЛИ 38 — 40, триггере 41, коммутаторах 42 и 43, элементе ИЛИ 44, триггере 45, элементе ИЛИ 46, схеме 47 объединения кодов, схеме 48 управления кодов и элементе 49 задержки, В. состав схемы объединения кодов (фиг.6) входят коммутатор 50, счетчик 51, элемент ИЛИ 52, блок 53 памяти (ОЗУ), элемент ИЛИ 54, схема 55 сравнения, элемент

ИЛИ 56, блок 57 памяти (ОЗУ), элементы 58 и 59 задержки, дешифраторы 60 и 61, элемент 62 задержки, сумматор 63, элемент

ИЛИ 64, элементы 65 и 66 задержки, элементы ИЛИ 67 и 68, регистр 69, элемент И

70, элемент ИЛИ 71, коммутатор 72, эле-. мент 73 задержки, дешифратор 74, стек 75, элемент 76 задержки, дешифратор 77, регистр 78 и элемент НЕ 79.

Схема управления кодов (фиг.7) содержит элемент ИЛИ 80, элемент И 81, элементы 82-84 задержки, регистр 85, счетчик 86, элемент ИЛИ 87, схему 88 сравнения, дешифратор 89, элемент ИЛИ 90 и элемент 91 заде ржки.

Дешифратор (фиг.8) выполнен на элементе НЕ 92 и элементах И 93 и 94.

Устройство работает следующим образом, С выхода блока 2 тактовые импульсы поступают на вход блока 1 ввода, через тактовый вход 3 — на входы элементов 16,17 и

21 задержки и узлов 12,14 и 15 преобразования изображений, через вход селектора 4— на тактовый вход элемента 8 задержки на второй вход узла 9 маркировки, через вход узла 11 преобразования кодов связности— на входы элементов 36,37 и 49 задержки, через вход схемы 47 объединения кодов— на входы элементов 58,59,65,66,73 и 76 задержки, стека 75, на один из входов элемента И 70, через тактовый вход схемы 48 управления кодов — на входы элементов

82,83,84 и 91 задержки, на один из входов элемента И 81, через блок 5 — на тактовые входы элемента 25 задержки, дешифраторов 22 и 29, на вторые входы узлов 35,28 и

32 памяти, на второй вход узла 33 маркировки и на первый вход узла 34 управления.

Перед очередным циклом считывания изображения блоком 1 на вход начальной установки устройства поступает импульс, который устанавливает триггер 6 в исходное состояние, при котором на его выходе "0".

При этом также в исходное состояние этим же импульсом через элементы ИЛИ 44 и 46 триггеры 41 и 45. устанавливаются в исходное состояние (нэ их выходах "0").

При этом на третьих выходах коммутаторэ 42 и 43 — "0", на первом управляющем входе коммутатора 50 — "0", а на втором -"1", что обеспечивает подключение выхода сумматора 63 через коммутатор 50 к адресному входу младших разрядов ОЗУ 53. В режиме считывания изображения отсчеты бинарного изображения, полученные на выходе блока 1 ввода, подаются с частотой, определяемой блоком 2, на вход блока 3, с выхода которого снимаются отсчеты откорректированных матриц горизонтали и вертикали, которые поступают на соответствующие входы блока 5.

Отсчеты откорректированных матриц горизонтали и вертикали формируются следующим образом.

Отсчеты изображения поступают на вход схемы 12-1 узла 12, Сигналь| с входа блока 3 одновременно с поступлением на вход узла 12 поступают также на элемент 16 задержки, пройдя через котооый также одновременно поступают на элемент 17 задержки и на. один из входов элемента И 18.

С выхода элемента 17 задержки сигнал отсчетов исходного изображения, пройдя через элемент И 13, поступает на вход узла 14.

С выхода элемента И 18 сигнал отсчетов исходного бинарного изображения поступает на вход узла 15. Коррекция матрицы горизонтали производится на элементах И

13 и 19 при помощи узла 14 — 3, а матрица вертикали —. на элементах И 18 и 20 при помощи узла 15 — 3, Отсчеты откорректированной матрицы горизонтали с выхода элемента И 19 поступают на первый вход дешифратора 22, на первый вход узла 35. памяти и первый вход элемента И 23. На одном выходе дешифратора 22 формируются отсчеты, соответствующие началу горизонтали, а на другом выходе — отсчеты, соответствующие концу горизонтали. Отсчеты откорректированной матрицы вертикали с выхода элемента И 20 через элемент

21 задержки поступают на первый вход дешифратора 29, на первый вход узла 28 и второй вход элемента И 23. На выходе 1 дешифратор 29 формируются отсчеты, сооТветствующие началу вертикали, а на выходе

2 — отсчеты, соответствующие концу вертикали. На выходе элемента И 23 формируются фрагменты пересечения горизонтали и вертикали и с задержкой с выхода элемента

25 поступают на вхбды узлов 35 и 28 памяти.

Элемент 25 задержки уравнивает задержку формирования отсчетов фрагментов начал и концов горизонтали и вертикали. В каждом из узлов 35 и 28 памяти осуществляются запись и хранение кодов номеров линий, 1631563 фрагментов псевдоузлов, начал и концов линий.

Информация о координатах узла и признаков "Конец описания" снимается с первого и третьего выходов узла 32 памяти и совместно с информацией о фрагментах описания узлов и кодов номеров горизонтальных и вертикальных линий с первых выходов узлов 35 и 28 памяти поступает на первый выход устройства.

Координаты узлов записываются в узел

32 памяти только в том случае, если на четвертом выходе узла 33 появляется импульс, соответствующий начальному элементу связных элементов узла. При наличии сложного узла на третьем выходе узла 33 появляется импульс, который через элемент ИЛИ

26 поступает на вход записи блока 27, и так как на информационном входе блока 27 "1" и адресный вход блока 27 через коммутатор

30 соединен с первым выходом узла 33, то в блоке 27 будет записана "1" по адресу, определяемому кодом узла с выхода узла 33.

При считывании изображения узел 34 не функционирует. Одновременно с выхода блока ввода отсчеты бинарного изображения поступают на первый вход селектора 4, где задерживаются на время, равное обработке сигналов в блоке 3 на элементе 8 задержки, и поступают на первый вход узла

9, На первом и втором выходах узла 9 формируются коды номеров связных эле,ентов иэображения, на четвертом выходе — импульс, соответствующий начальному элементу связного изображения, а на третьем выходе — импульс, соответствующий первому элементу области пересечений, Коды с первого выхода узла 9 через третий вход узла 11 поступают на вторые информационные входы коммутаторов 42 и 43.

Коды с второго выхода узла 9 поступают на информационный вход блока 10 и через второй вход узла 11 преобразования кодов связности с задержкой в один такт на элементе 49 задержки подаются на первые информационные входы коммутаторов 42 и 43.

Адресный вход блока 10 определяется кодом номера узла, который поступает с второго выхода узла 33 блока 5. При этом код номера объекта в блоке 10 записывается в момент выделения начального элемента узла с четвертого выхода узла 33. В момент появления первого элемента, входящего в состав связного изображения, на четвертом выходе узла 9 формируется импульс, равный одному элементу разложения в строке, и поступает через четвертый вход узла 11 с задержкой в один такт на элементе 37 за-. держки на первые входы схемы 47 объединения кодов и схемы 48 управления, а также

55 через элементы ИЛИ 39 и 40 на первые управляющие входы коммутаторов 42 и 43, При этом первые информационные входы коммутаторов 42 и 43 подключаются соответственно с выходами одноименных коммутаторов, задавая код информации на информационном входе ОЗУ 53. на адресном входе старших разрядов ОЗУ 53 и адресном входе ОЗУ 57, Запись информации в ОЗУ 53 производится по импульсу занесения первого элемента, поступающему с первого входа схемы 47 объединения кодов через элемент ИЛИ 52 на вход записи ОЗУ

53. При этом код адресного входа младших разрядов ОЗУ 53 — нулевой, а коды на информационном и адресном входах старших .разрядов имеют одинаковые значения. По этому же импульсу занесения, поступающему через первый вход схемы 48 управления, через элементы ИЛИ 90 и И 81 по тактовому импульсу в счетчик 86 заносится очередной импульс, тем самым увеличивая его код на единицу, В том случае, если существует область пересечений, на третьем выходе узла

9 формируется уровень "1", который через первый вход узла 11 поступает на вход элемента 36 задержки, на второй управляющий вход коммутатора 42 и н:- первый управляющий вход коммутатора 43 через элемент

ИЛИ 40, а также на четвертый вход схемы 47 объединения кодов через элемент ИЛИ 38, С выхода элемента 36 задержки, имеющего задержку в один такт, импульс поступает на второй управляющий вход коммутатора 43 и первый управляющий вход коммутатора 42 через элемент ИЛИ 39, а также на четвертый вход схемы 47 чяерез элемент ИЛИ 38. Код адресного входа младших разрядов ОЗУ 53 на единицу больше. чем код на выходе ОЗУ

57, за счет того, что на вход младшего разряда сумматора 63 с четвертого входа схемы

47 подается уровень "1", который поступает также на один из входов элемента И 70. В момент появления тактового импульса на другом входе формируется сигнал, по которому осуществляется запись кода с выхода сумматора 63 в регистр 69 и запись информации в ОЗУ 53 через элемент ИЛИ 52 с задержкой, несколько большей длительности тактового импульса. На элементе 62 задержки осуществляется запись кода с выхода регистра 69 информации в ОЗУ 57 по импульсу записи через элемент ИЛИ 56.

В результате в первый такт относительно момента появления импульса, соответствующего области пересечений, в ОЗУ 53 записывается код номера изображения по адресу, определяемому кодом номера иэображения, с которым происходит пересечение, во второй такт происходит запись в

1631563

ОЗУ 53 по адресу определяемого кодом номера изображения, с которым происходит пересечение, кода номера изображения, т.е. во второй такт адрес и информация взэимообрэщаются местами.

В конце считывания кадра изображения в ОЗУ 53 для значений нулевых кодов в младших эдресных разрядах записаны коды начальных элементов, для значений с кодами, отличными от нулевых, записываются коды связей и их последовательная запись определяет локальный список связных областей. После считывания кадра нэ втором выходе узла 32 формируется импульс, который через третий выход блока 5 поступает нэ вход элемента 7 зэдержки, устанавливает триггер 6 в единичное состояние с задержкой в один такт, а также подается на второй вход селектора 4. При этом триггер

41 устанавливается в единичное состояние, обеспечивая подключения кода с выхода регистра 78 через коммутатор 42 к адресным входам ОЗУ 53 и 57, э также выход счетчика

86через коммутатор 43 к информационному входу ОЗУ 53 и второму информационному входу коммутатора 72. С поступлением этого же импульса код счетчика 86 переписывается в регистр 85, затем с задержкой в один такт (на элементе 84 задержки) устанавливает счетчик 86 через элемент ИЛИ 87 в исходное состояние и с задержкой нэ элементе 83 задержки в один такт через элементы ИЛИ

90 и 80 и элемент И 81 поступает нэ счетный вход счетчики 86. Тот же импульс с выхода элемента ИЛИ 80 задерживается на один такт на элементе 82 задержки и поступает нэ второй вход дешифрэторэ 89, нэ первом выходе которого появляется импульс только в том случае, если код нэ первом входе схемы 88 сравнения меньше, чем на втором, а на втором выходе — в том случае, если это условие не выполняется.

В момент появления импульса нэ втоpGM выходе дешифрэтора 89, который через третий выход узла 48 поступает на второй вход коммутатора 72, обеспечивается подключение информационного входа ОЗУ 53 к входу регистра 78 и запись этого кода через элемент ИЛИ 71 в регистр 78. С выхода элемента ИЛИ 71 данный импульс устанавливает счетчик 51 через элемент ИЛИ 68 в исходное состояние и с задержкой в один такт на элементе 58 задержки поступает на второй вход дешифраторэ 60. Если код нэ выходе ОЗУ 57 нулевой, то нэ выходе элемента ИЛИ 54 — нуль и при том нэ втором выходе дешифраторэ 60 появляется импульс, который через элемент ИЛИ 64 поступает на второй вход дешифратора 74. Если код на выходе стека 75 при этом нулевой, то

55 на выходе дешифрэторэ 77 — единица и при этом на первом входе дешифратора 74 так же единица, Следовательно, если при поступлении нэ шестой вход схемы 47 код на выходе ОЗУ

57 и код нэ выходе стекла 75 также нулевые, то нэ четвертом выходе схемы 47 появляется импульс с задержкой в один такт и поступает нэ второй вход схемы 48, устанавливая счетчик 86 в очередное состояние. Если код

ОЗУ57 отличается от нуля, то импульс появляется на первом выходе дешифрэтора 60 и поступает на вход элемента 59 задержки, где задерживается на один такт, и на счетный вход счетчика 51, выход которого в этом режиме через коммутатор 50 подключен к адресному входу младших разрядов ОЗУ53.

Если код счетчикэ 51 меньше или равен коду ОЗУ 57, то в момент появления импульса нэ втором входе дешифраторэ 61 нэ втором выходе появляется импульс, который поступает на вход записи информации стека

75 и при этом с выхода ОЗУ 53 код переписывается в стек 75. Тотже импульс задерживается на один такт на элементе 65 задержки и через элемент ИЛИ 67 поступэет снова нэ счетный вход счетчика 51, увеличивая его состояние на единицу. Данный цикл повторяется до тех пор, пока код на выходе счетчика не станет меньше или равным коду на выходе ОЗУ 57. В этом случае, если это условие не выполняется, появляется импульс на первом выходе дешифраторэ

61, который с задержкой в один такт на элементе 66 задержки поступает через элемент ИЛИ 68 нэ вход начальной установки счетчика 51, на вход начальной установки регистра 69 и на входы записи ОЗУ 53 и 57.

При этом в ОЗУ 57 записывается нулевой код с выхода регистра 69, а в ОЗУ 53 — код, определяемый кодом на выходе регистра

78, Импульс с выхода элемента 66 задержки также поступает через элемент ИЛИ 64 на второй вход дешифрэторэ 74. В том случае, если код на выходе стека ненулевой„то в момент появления импульса на втором входе дешифратора 74 на его втором выходе появляется импульс, который с задержкой в один такт нэ элементе 76 задержки поступает нэ первый управляющий вход коммутатора 72 и на второй вход элемента ИЛИ 71, переписывэя код с выхода стека 75 в регистр 78, и с задержкой в один такт нэ элементе 73 задержки подается на вход сдвига информации, сдвигая очередно на выход.

Цикл записи информации в стек 75 и его выдача происходит до тех пор, пока код на выходе стека не будет нелевым, В результате данного цикла s ОЗУ 53 по всем адресам, которые входят в сводные области, будет

163 l563

10 записана информация — код, которой определяется кодом с минимальным номером, В этом случае, когда код счетчика 86 будет больше кода на входе регистра 85, на первом выходе дешифратора 89 формируется импульс, который через второй выход поступает нэ вход установки единицы триггера 45 и нэ вход установки нуля триггера 41 через элемент ИЛИ 44 и с задержкой в один такт на элементе 91 задержки поступает на вход начальной установки счетчика 86 через элемент ИЛИ 87. На выходе триггера 41 будет

"0", а на выходе триггера 45 — "1", которая подключает шестой вход узла 11 через четвертый информационный вход коммутатора

42 к второму входу схемы 47.

После опроса всех записанных номеров, т,е. когда просмотрены все связи, код счетчика 86, поступающий на второй вход схемы 88 сравнения, оказывается больше, чем в регистре 85, и на первом выходе дешифратора 89 появляется импульс, который устанавливает триггер 41 в исходное состояние, а триггер 45 — в единичное состояние, тем самым обеспечивая подключение выхода блока 10 через четвертый информационный вход коммутатора 42 к адресному входу

ОЗУ53 и 57.

При этом импульс длительностью, равной одному элементу разложения в строке, с пеового выхода дешифратора 89 поступает также на третий вход узла 34, при этом на четвертом выходе узла 34 появляется уровень "1".

При наличии этого уровня осуществляется процесс модификации кода адреса узлов, анализ информации в узлах 35 и 28 памяти, коррекция этой информации и формирование импульса сопровождения информации, который появляется на шестом выходе узла 34 и подается нэ второй выход устройства. При этом с первого выхода устройства устройством сопряжения снимается информация. которая присутствует в данный момент на первых выходах блока 5 и на втором выходе селектора 4 выделения связных областей. При этом код, полученный на втором выходе селектора 4, имеет одинаковое значение и равен наименьшему значению входящего в эту область первоначально.

Таким образом, структурное описание изображения является более точным, так как позволяет учитывать признак связности между фрагментами изображений, размер

55 которых менее наперед заданной величины или которые ориентированы по направлению так, что не совпадают с направлением горизонтали или вертикали.

Формула изобретения

Устройство для считывания и кодирования изображений объектов, содержащее блок ввода, тактирующий вход которого соединен с выходом блока синхронизации, а выход подключен к информационному входу блока коррекции изображений, тактирующий вход которого соединен с выходом блока синхронизации, блок структурного описания изображений объектов, первый и второй информационные входы которого подключены к соответствующим выходам блока коррекции изображений, тактирующий вхсд соединен с выходом блока синхронизации, а первый и второй информационные выходы являются первым и вторым информационными выходами устройства соответственно, о т л и ч а ю щ е ес я тем, что, с целью повышения точности устройства, оно содержит элемент задержки, информационный вход которого соединен с третьим инфс:„ъ.ационным выходом блока структурного оп ",сэчия изображений объектов, а тактирую ций вход подключен к выходу блока синхронизации, триггер, нулевой вход которого является установочным входом устройства, единичный вход соединен с выходом элемента задержки, à прямой выход подключен к управляющему входу блока структурного описания изображений объектов, и селектор связных областей, тактирующий вход которого соединен с выходом блока синхронизации, установочный вход подключен к установочному входу устройства, первый информационный вход соединен с выходом блока ввода, второй информационный вход подключен к третьему информационному выходу блока структурного описания изображений обьектов, третий информационный вход соединен с четвертым информационным выходом блока структурного описания изображений объектов, управляющий выход которого подключен к управляющему входу се IpKTopa связных областей, информационный выход которого соединен с третьим информационным входом блока структурного описания изображений обьектов, а синхронизирующий выход является синхронизирующим выходом устройства, 1631563

1631563

1631563

1б31563

1631563 дых8

ВихЗ

Фиг. 7

Составитель А.Романов

Техред М,Моргентал Корректор О,ципле

Редактор А.Лежнина

Производственно-издательский комбинат "Патент", r, Ужгород, ул.Гагарина, 101

Заказ 548 Тираж 384 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5