Устройство для решения систем дифференциальных уравнений

 

Изобретение относится к вычислительной технике и может быть использовано при построении цифровых интегрирующих машин и специализированных процессоров, предназначенных для решения систем дифференциальных уравнений Цель изобретения - расширение функциональных возможностей за счет решения системы дифференциальных уравнений с переменными параметрами и нахождения фундаментального решения уравнения. Цель достигается тем, что устройство содержит первый блок 1 постоянной памяти, первый умножитель 2, первый блок 3 памяти, сумматор 4, второй блок 5 памяти, второй умножитель 6. третий блок 7 памяти, второй и третий блоки 8 и 9 постоянной памяти и синхрогенератор К) 1 ил

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 G 06 F 15 328

° .Ъ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4653473/24 (22) 22.02.89 (46) 07.03.91. Бюл. № 9 (72) В. А. Детистов, И. В. Калиенко, В. Н. Таран, В. В. Хуторцев и К. А. Часнык (53) 681.325 (088.8) (56) Авторское свидетельство СССР № 1290347, кл. G 06 F 15/32, 1983.

Авторское свидетельство СССР № 1252792, кл. G 06 F 15/324, 1983. (54) УСТРОЙСТВО ДЛЯ РЕШЕНИЯ СИСТЕМ ДИФФЕРЕНЦИАЛЬНЫХ УРАВНЕНИЙ (57) Изобретение относится к вычислительной технике и может быть использовано при

„„SU„„1633421 A 1

2 построении цифровых интегрирующих машин и специализированных процессоров, предназначенных для решения систем дифференциальных уравнений. Цель изобретения расширение функциональных возможностей за счет решения системы дифференциальных уравнений с переменными параметрами и нахождения фундаментального решения уравнения. Цель достигается тем, что устройство содержит первый блок постоянной памяти, первый умножитель 2, первый блок 3 памяти, сумматор 4. второй блок 5 памяти, второй умножитель 6. третий блок

7 памяти, второй и третий блоки 8 и 9 постоянной памяти и синхрогенератор !О. ил.

1633421

10

Формула изобретения

Изобретение относится к вычислительной технике и может быть использовано при построении цифровых интегрирующих машин и специализированных процессоров, предназначенных для решения систем дифференциальных уравнений.

Цель изобретения — расширение функциональных возможностей за счет решения системы дифференциальных уравнений с переменными параметрами и нахождения фундаментального решения уравнений.

На чертеже представлена схема устройства.

Устройство содержит первый блок 1 постоянной памяти, первый умножитель 2, первый блок 3 памяти, сумматор 4, второй блок 5 памяти, второй умножитель 6, третий блок 7 памяти, второй блок 8 постоянной памяти, третий блок 9 постоянной памяти и синхрогенератор 10.

В исходном состоянии в блоке 1 записаны соответствующие значения непрерывной матричной функции Р(t) =11р;«(t)i)i в блоки 5, 7 и 9 — единичная матрица Е, в блок

8 — интервал разбиения At промежутка (а, Ь) изменения аргумента t, Ь синхрогенератор 10 — минимальное необходимое число тактов (п+3) работы устройства, где

Рассмотрим работу устройства на примере решения системы дифференциальных уравнений P (t) X, Xo=E, (1) где P(t) =IIP,<(t) i(i — непрерывная матричная функция в некотором интервале (а, Ь) изменения аргумента t.

Решение системы имеет вид

X ((2) е где 1 — нормированное решение уравнения, матрицант. Матрицант 4, определяется в виде мультипликативного интеграла Ф.= . (Е+Р(1) )1) =11гп (Е+ Р(1.) !) ... (Е+Р(! )Л() 4 а (3) Алгоритм решения задачи включает вычисление членов произведения A (Е +

+P(t,)At) и последовательное их перемножение в умножителе 6. Окончательный результат запоминается в блоке 7 памяти.

Синхрогенератор на своих выходах формирует две последовательности тактовых импульсов, которые сдвинуты относительно друг друга на величину задержки, определяемую быстродействием решающих блоков. По приходу импульса считывания на блоки 1, 3, 5, 7, 8 и 9 с выходов блоков 1 и 8

55 записанные в них величины поступают на входы умножителя 2, с выходов блоков 3 и

9 — на входы сумматора 4, с выходов блоков 5 и 7 — на входы умножителя 6. Под действием импульса записи, пришедшего с задержкой по окончании выполнения операций, вычисленные в умножителях 2 и 6 и сумматоре 4 значения записываются в соответствующие блоки памяти, а именно: с выхода умножителя 2 — в блок 5 памяти, с выхода умножителя 6 — в блок 7 памяти.

Оконч тельный результат считывают с блока

7 памяти, в котором накапливается произведение

А= (E+Р() !) (E+P(t ) At)= и, (4)

=() (E+P(t ) At).

i*1

На первом такте работы устройства умножитель 2 вычисляет матрицу P(t )At, которую записывает в блок 3 памяти. Сумматор 4 и умножитель 6 формируют на своих выходах единичные матрицы Е, которые записывают в блоки 5 и 7 памяти соответственноо.

На втором так)те умножитель 2 вычисляет матрицу P(t>)At, сумматор 4 — (E+P(ti)At) умножитель 6 — Е, которые записывают в блоки 3, 5 и 7 памяти соответственно.

На третьем такте работы устройства вычисляют матрицы умножитель 2 — P(tq)At, сумматор 4 — (Е+Р(4) At), умножитель 6— (Е+Р(ti) At).

На (п+2)-м такте в блоке 7 памяти записывается искомая величина нормированного решения (4) системы уравнений (1), которая на (и+3)-м такте поступает на выход результата устройства. Следуюгцие такты не изменяют состояния устройства, и в блоке памяти 7 сохраняется вычисленное значение S3g

Устройство для решения систем дифференциальных уравнений, содержащее сумматор, первый и второй блоки памяти, причем выходы первого блока памяти подключены ссютветственно к информационным входам первой группы сумматора, информационные выходы которого подключены соответственно к информационным входам второго блока памяти, отличающееся тем, что, с целью расширения функциональных возможностей устройства за счет решения системы дифференциальных уравнений с переменными параметрами и нахождения фундаментального решения уравнений, оно содержит третий блок памяти, первый и второй умножители, первый, второй н третий блоки постоянной памяти и синхрогенератор, причем выходы первого блока постоянной памяти

l633421

Составитель В. Смирнов

Редактор Е. Папп Техред А. Кравчук Корректор С. Черни

Заказ 618 Тираж 410 Поди исное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР ! 13035, Москва, Ж вЂ” 35, Раушская наб., д. 4!5

Производственно-издательский комбинат «Патент>, г. Ужгород, ул. Гагарина, 101 подключены соответственно к информационным входам первой группы первого умножителя, информационные выходы которого подключены к информационным входам первого блока памяти, выходы второго блока памяти подключены соответственно к информационным входам первой группы второго умножителя, информационные выходы которых подключены соответственно к информационным входам третьего блока памяти, выходы которого подключены соответственно к информационным входам второй группы второго умножителя и соответственно к выходам результата устройства, вход режима которого подключен к входу режима синхрогенератора, первый выход которого подключен к входам записи первого, второго и третьего блоков памяти, второй

5 выход синхрогенератора подключен к входам считывания первого, второго и третьего блоков памяти, первого, второго и третьего блоков постоянной памяти, выходы второго блока постоянной памяти подключены соответственно к информационным входам второй группы первого умножителя, выходы третьего блока постоянной памяти подключены соответственно к информационным входам второй группы сумматора.