Устройство для контроля микропроцессорной системы

 

Изобретение относится к вычислительной технике и может быть использовано при построении надежных микропроцессорных систем. Устройство обеспечивает контроль микропроцессорных систем с тремя шинами Цель изобретения - расширение функциональных возможностей устройства., Устройство обеспечивает обнаружение некорректннх

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1

„„SU„„1640693 (g1)g Ь 06 Р 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4663581/24 (22) 20 ° 03. 89 (46) 07.04.91. Бюл. Р 13 (71) Рыбинский авиационный технологический институт (72) В.М.Комаров (53) 681.3(088.8) (56) Авторское свидетельство СССР

9 1260960, кл. G 06 F 11!00, 1986.

Авторское свидетельство СССР

Ф 1487045, кл. G 06 F ll/00, 1989.

2 (54).УСТРОЙСТВО ДЛЯ КОНТРОЛЯ МИКРОПРОЦЕССОРНОЙ CHCTEI 111 (57) Изобретение относится к вычислительной технике и может быть использовано при построении надежных микропроцессорных систем, Устройство обеспечивает контроль микропроцессорных систем с тремя шинами. Цель изобретения — расширение функциональных возможностей устройства. Устройство обеспечивает обнаружение некорректш х!

640693 обращений к различным устройствам, а также обнаружение некорректных ситуаций, связанных с ложными обращениями в пределах одного устройства контролируемой системы, и дает возможность для контроля за нормальным функционированием мультипрограммных вычислительных систем в процессе решения всех задач. При наличии любой некорректной ситуации в контролируемой системе активизируется выход ошибки устройства, который может использоваться различным образом, наИзобретение относится к вычислительной технике и может быть исполь- 20 зовано при построении надежных микропроцесСорных систем.

Цель изобретения — расширение функциональных возможностей за счет возможности обнаружения некорректных си- 25 туаций, связанных с ложными переходами от одной задачи к другой в пределах одного устройства контролируемой системы и возможности контроля за корректным выполнением задач в мульти- 30 программной микропроцессорной системе.

На фиг.1 изображена структурная схема устройства; на фиг.2 — схема вычислительного процесса в мультипрограммной микропроцессорной системе и схема алгоритма планировщика задач, на.фиг.3 — временные диаграммы функционирования устройства.

Устройство для контроля микропроцессорной системы содержит первый блок I постоянной памяти, адресный вход 2 устройства, мультиплексор 3, второй блок 4 постоянной памяти, первый информационный вход 5 устройства, . первый элемент ИЛИ 6, первый элемент

И 7, второй элемент ИЛИ 8, первый триггер 9, выход 10 ошибки устройства, вход 11 сброса устройства, схему

12 сравнения, второй элемент И 13 и третий элемент И 14, третий элемент

ИЛИ 15, регистр 16, второй информационный вход 17 устройства, первый дешифратор 18, второй триггер 19, вто- 5 рой дешифратор 20, регистр сдвига 21, вход 22 "Прерывание текущей задачи" устройства. пример подключаться к входу запроса прерывания процессора системы. Это обеспечивает переход к подпрограмме обработки прерывания по ошибке с целью принятия необходимых действий.

Устройство для контроля микропроцессорных систем содержит блоки,! и 4 постоянной памяти, мультиплексор 3

Э дешифраторы 18 и 20, регистр 16, регистр 21 сдвига, схему 12 сравнения, триггеры 9 и 19, элементы И 7, 13 и

14, элементы ИЛИ 6, 8 и 15. 3 ил.

3 табл.

Предлагаемое устройство обеспечивает контроль наиболее распространенной микропроцессорной системы (MIIC) с тремя шинами: шиной адреса, шиной данных и шиной управления. Для обеспечения контроля микропроцессорной системы вход 5 предлагаемого устройства подключается к управляющей шине, вход ,17 — к шине данных контролируемой системы, вход 2 — к старшим разрядам ее ащ>есной шины, вход 11 сброса — к цепи сброса микропроцессора, вход 22— к выходу системного таймера или другого устройства, инициирующего. прерывание текущей задачи, а выход сигнала ошибки 10 может подключаться к входу запроса прерывания микропроцессора или использоваться другим образом.

В общем случае контролируемая микропроцессорная система содержит память программ (1Ш), размещаемых чаще

-всего в ПЗУ, память данных (ПД) и стек, размещаемых в ОЗУ, и устройства ввода-вывода (УВВ), При работе мик" ропроцессорной системы в мультипрог." раммном режиме каждая задача независимо от других имеет персональную память программ, память данных-и стек, размещаемых в общем ПЗУ и ОЗУ, а также персональные УВВ. На стадии про" граммирования программист должен распределить зону адресного пространства микропроцессора и закрепить за каждым из устройств системы и каждой задачей определенную адресную зону. При этом, как правило, часть адресного пространства остается неиспользованной.

640693

6 нии микропроцессора к неиспользуемой зоне адресного пространства, что соответствует безусловной оиибке в контролируемой MIIC.

Таблица истинности блока 1 постоянной памяти приведена в табл.2.

Таким образом, при обращении мик10 ропроцессора к какому-либо конкретному устройству системы на первом выходе блока 1 постоянной памяти формируется соответствующий код, и мультиплексор 3 выбирает соответствуюший информационный вход, подключенный к одному из выходов блока 4 постоянной памяти, вход которого подключен к управляющей пине 5 контролируемой системы„

20 В состав шины управления типовой микропроцессорной системы входят следующие сигналы, осуществляющие обращения к ее устройствам: тение памяти (ЧТ); запись в память (311), ввод (ББ), вывод (Б11Б), чтение стека (ЧТС), запись в стек (31IC), чтение первого байта команды (Ml), подтверждение прерыв ания (1БIР) .

Для обращения к внешним устройствам все эти сигналы стробируются соответствующими строб-сигналами микропроцессора 11рием (DBIN) или пВыдача" (WRII:E) . Сигнал Ml присутствует в шине управления и в стробированном и в нестробированном виде.

Совершенно очевидно, что при нормальном функционировании системы микропроцессор генерирует управляющие сигналы в строгом соответствии с устройством, к которому обращается, Нарушение этого соответствия свидетельствует об отказе или сбое в системе и является некорректной ситуацией при обращении к данному устройству. Блок

4 постоянной памяти обеспечивает кодирование этих ситуаций в соответствии с допустимыми комбинациями управляющих сигналов.

Таблица истинности блока 4 постоянной памяти приведена в табл.3.Ä

При таком составе контролируемой

MIC устройство, в котором осуществляется обращение, может быть указано двухразрядным кодом, а номер выполняемой задачи — трехразрядным кодом. ПеРекодиРование входного кода 45 на старших разрядах шины 2 адреса в код, указывающий тип выбираемого устройства и номер задачи, осуществляется блоком 1 постоянной памяти. Дпя этого в нем по соответствующим адресам хранятся коды устройства МПС и номеров задач. Пусть код ПЗУ 00, код ОЗУ 01, код стека 10, код УВБ 11, а код номера задачи является двоичным эквивалентом ее десятичного номера. Тогда в блоке 1 постоянной памяти должны храниться коды в соответствии с табл.2 ° Второй выход блока 1 памяти активируется лишь при обраще5 1

Для обращения к конкретному устрой ству и конкретной задаче микропроцессор формирует на нине адреса соответствующий код, обеспечивающий активацию этого устройства и выбор требуемой задачи. Дпя упрощения селекции выбираемого устройства распределение адресов осуц|ествляется таким образом, чтобы по старшим разрядам адреса можно было бы определить устройство, к которому осуществляется обращение. Количество используемых для этого старших разрядов определяется минимальным объемом адресного пространства, закрепляемого за каким-либо устройством микропроцессорной системы. Пусть, например, для идентификации выбираемого устройства системы использовано 4 разряда

А15 — А12 адресной шины. Тогда для идентификации задачи могут исполь— зоваться либо отдельные кодовые комбинации разрядов А15-А12, либо дополнительные разряды, например, All

А9 в случае, если кодовых комбинаций разрядов AI5-AI2 недостаточно для идентификации всех задач. Количество дополнительных разрядов выбирается исходя из количества задач, реализуемых в мультипрограммной MIIC.

Распределение адресного пространства, выполненное для случая реализации в мультипрограммной системе восьми задач и всех возможных ситу— аций использования дополнительных разрядов адресной шипы для их идентификации, приведено в табл.l.

Каждый разряд выходного кода блока

4 постоянной памяти соответствует определенному устройству контролируемой микропроцессорной системы (У

ПЗК, У вЂ” ОЗУ, У вЂ” стек, Уэ — устроиства ввода-вывода). Единицы в правой части табл.З соответствуют некорректным, а нули — корректным синтаксичес

1640693 ким ситуациям. Например, для ПЗУ некорректными входными сигналами являются ЗП, ВВ, ВЫВ, ЧТС, ЗПС.

Для выявления некорректных обра5 шенин к устройствам контролируемой

MIIC необходимо значения выходного кода блока 4 постоянной памяти сопоставить с устройством, к которому осуществляется обращение по адресной шине

2 в текущий момент времени. Это осуществляется мультиплексором 3.

Для обеспечения контроля за .корректным выполнением текущей задачи в мультипрограммной МПС используются 15 элементы 12-22 устройства и связи между ними. Регистр 16 служит для запоминания номера задачи, подлежащей выполнению. Схема 12 сравнения обеспечивает сравнение планируемого и фак- 20 тического номеров выполняемой задачи. Триггер 19 и элемент И 13 служат для разрешения и запрета контроля при корректном переходе от одной задачи к другой. Дешифратор 18 выделяет адресные сигналы для обращения к регистру 16 и триггеру 19. Дешифратор 20 декодирует код команды передачи управления очередной задаче на шине 17 данных контролируемой МПС. Регистр 21 30 сдвига выполняет роль цифрового элемента задержки до окончания выполнения команды передачи управления очередной задаче. Элементы И 7 и 14 служат для обеспечения оценки состояния контролируемой системы в момент действия стробирующих сигналов микропроцессора "Прием" и "Выдача". Факт воз" никновения ошибок в контролируемой

MIIC фиксируется триггером 9. 40

Устройство работает следующим образом.

При нормальной работе контролируемой микропроцессорной системы исполняемые команды синтаксически кор- 45 ректны. При этом состояния адресной и управляющей шин системы строго со ответствуют одно другому. Блок 1 постоянной памяти устанавливает на управляющих входах мультиплексора 3 код 50 устройства, к которому идет обращение, и выбирается соответствующий информационный вход этого мультиплексора (табл.2). Одновременно на адресный вход блока 4 постоянной памяти.. с шины 5 управления поступает ожидаемая .комбинация сигналов Y — Уэ (табл. 3) . При корректном обращении на выбранном информационном входе мультиплексора 3 и, следовательно, на его выходе всегда присутствует уровень логического нуля, В результате этого в момент появления стробирующих сигналов микропроцессора "Прием" и "Выдача" элемент И 7 закрыт, что предотвращает формирование сигнала на его выходе. При этом триггер

9 остается в исходном нулевом состоя-. нии, установленном перед началом работы устройства через вход 11 сброса

При исполнении микропроцессорной системой программ в результате сбоя или отказа ее элементов возможно возникновение некорректной ситуации при обращении к какому-либо устройству системы. К таким ситуациям относятся попытка извлечения команды из зоны оперативной памяти в результате сбоя программного счетчика процессора, попытка записи числа в зону ПЗУ в ре- зультате сбоя косвенного адреса или отказа одной из лиШ и адресной шины и топоо

При возникновении подобной некор,ректной ситуации работа устройства описывается следующей последовательностью событий. Блок 1 постоянной памяти устанавливает на управляющих входах мультиплексора 3 код устройства микропроцессорной системы; к которому должно производить обращение, Благодаря этому„ среди информационных входов мультиплексора 3 выбирается тот, который связан с соответствующим выходом блока 4 памяти. При некорректной ситуации код адресной зоны выбираемого устройства не соответствует комбинации управляющих сигналов на шине 5 управления. Поэтому на выбранном информационном входе мультиплексора 3 и его выходе всегда присутствует логическая единица (табл.3), и в момент действия стробирующих сигналов микропроцессора

"Прием" или "Выдача" на выходе элемента И 7 появляется сигнал, свидетельствующий об ошибке. Этот сигнал поступает на установочный вход триггера 9, переводя его в единичное состояние. В результате этого на выходе

10 ошибки устройства появляется активный уровень, свидетельствующий об ошибке, т.е. о возникновении отказа или сбоя в контролируемой системе

В рассмотренном типе некорректных синтаксических ситуаций комбинация управляющих сигналов на шине 5

1640693

1п управления является корректной, а некорректно ее сочетание с адресом на адресной шине 2 системы. Однако кроме подобных некорректных ситуаций часто в результате отказов или сбоев возникают некорректные синтакстические ситуации, связанные с непоявлением,ожидаемого управляющего сигнала, необходимого для обращения к выб- 10 ранному устройству, что нарушает нормальное функционирование микропроцессорной системы. Для обнаружения некорректных ситуаций, связанных с непоявлением ожидаемых управляющих сигна- 5 лов, в ячейку блока 4 постоянной памяти по нулевому адресу, соответствующему отсутствию сигналов управления, записаны единичные значения всех выходных сигналов Y — Y > (табл.3).

В результате этого при непоявлении ожидаемого управляющего сигнала в момент действия стробирующих сигналов микропроцессора "Прием" или "Выдача" на адресном входе блока 4 памяти устанавливается нулевой код, что обеспечивает появление логической единицы на выходе мультиплексора

3 независимо от состояния его управляющего входа. При этом на выходе эле-30 мента И 7 появляется сигнал, переключающий триггер 9 в единичное состояние, что вызывает формирование активного уровня на выходе 10 ошибки устройства. Аналогичным образом устройство работает при появлении любой некорректной комбинации управляющих сигналов (табл.3).

Активный уровень на выходе 10 ошибки устанавливается также и при обра- д щении в контролируемой системе к неиспользуемой зоне адресного пространства. В этом случае на втором выходе блока 1 постоянной памяти появляется уровень логической единицы (табл.2), поступающий на вход стробирования мультиплексора 3. Это запрещает работу мультиплексора 3, устанавливая на его выходе уровень логической единицы В результате этого элемент И 7 открывается, и стробирующий сигнал

"Приемп или "Выдача" с выхода элемента ИЛИ 6 в момент очередной оценки состояния системы проходит на установочный вход триггера 9, устанавливая его в единичное состояние.

Рассмотренный механизм контроля обнаруживает некорректные обращения к устройствам контролируемой МПС (например, обращение к IIЗУ по шине адреса и одновременное обращение к ОЗУ по шине управления), а также отсутствие ожидаемых обращений к этим устройствам. Однако в мультипрограммных МПС возможны некорректные ситуации, связанные с ложным переходом в результате сбоя или отказа элементов системы от одной задачи к другой в пределах одного устройства MIIC. Например, если в результате сбоя косвенного адреса происходит ложный переход от памяти данных одной задачи к памяти данных другой задачи, то механизм контроля не обнаруживает этот факт, так как и в том и в другом случае осуществляется корректное обращение к ОЗУ. Для обнаружения подобных ситуаций, связанных с ложным переходом от одной задачи к другой в пределах одного устройства МПС, перед передачей управления очередной запачг ;, регистр

16 загружается ее номер, а в процессе выполнения этой задачи осуществляется постоянное сравнение этого номера с номером фактически выполняемой задачи, поступающим с третьего выхода блока 1 постоянной памятия

Передача управления очередной задаче в мультипрограммных MIC реализуется с помощью планировщика задач.

Последовательность выполнения задач также выбирается планировщиком задач путем реализации установленной дисциплины приоритетного обслуживания задач. При простейшем циклическом планировании время процессора предоставляется каждой задаче по очереди до достижения естественной точки при" остановки. В качестве такой точки часто используется окончание выделенного интервала времени для текущей задачи. При этом выполнение текущей задачи прерывается по сигналу системного таймера, и управление передается планировщику задач. Планировщик задач определяет номер очередной задачи, подлежащей выполнению, и передает ей управление. На фиг.2а приведен общий алгоритм функционирования мультипрограммной МПС„ дпя случая простейшего циклического планирования. После обслуживания всех задач управление передается вновь первой задаче и ее решение продолжается, с точки приостановки и т.д.

1640693

Каждая задача. в мулътипрограммной

MIIC выполняется независимо от других и имеет свою программную память и память данных. Поскольку задачи автономны, то у каждой должен быть и свой стек, в котором запоминается содержимое регистров микропроцессора при прерывании текущей задачи. Исходя из этого, типичными функциями планировщика задач являются сохранение состояния приостановленной задачи и Вос становление состояния очередной задачи с передачей управления ей. Использование предлагаемого устройства для контроля функционирования мультипрограммной MIIC требует от планировщика задач выполнения дополнительных функций по управлению устройством контроля. На фиг.2б приведена схема алгоритма планировщика, работающего с предлагаемым устройством контроля.

Очевидно, что дополнительные функции планировщика задач очень просты и заключаются в загрузке номера очеред- 25 .ной задачи в устройство контроля, а также разрешении и запрете контроля при переходе от одной задачи к другой, Планировщик задач представляет собой обычную программу, и поэтому для обе- 30 спечения контроля за его функционированием целесообразно считать, что он является одной из задач, реализуемых в мультипрограммной KIC, например задачей. с номером О.

Рассмотрим процесс работы предлагаемого устройства во взаимодействии с планировщиком задач, начиная с момента прерывания текущей задачи (см. временные диаграммы на фиг.3). Пре- 40 рывание текущей задачи в простейшем случае осуществляется по сигналу системного таймера, поступающего на вход 22 устройства (фиг.3, интервал времени T2), При этом программно вызывается планировщик задач, а триггер 19 аппаратно устанавливается в нулевое состояние, запрещая контроль за соответствием задач во время перехода от одной задачи к другой. Пос- 50 ле очередного вызова планировщик задач реализует алгоритм, изображенный на фиг.2б.

Дпя обеспечения более полного контроля эа работой самого планировщика задач в этом алгоритме преЖде всего осуществляется загрузка в регистр 16 устройства контроля номера задачи, выполняющей функции планировщика.Для этого на шине адреса, подключенной к входу 2 устройства контроля, устанавливается адрес регистра 16, на шине данных, подключенной к входу 17, формируется код номера планировщика и генерируется сигнал "Вывод" (при изолированном интерфейсе контролируемой

МПС), поступающий на вход стробирования дешифратора 18, В результате этого на втором выходе дешифратора 18 появляется импульс, обеспечивающий запись номера планировщика в регистр

16. После этого, аналогичным образом, осуществляется запись единичного значения в триггер 19, выходным сигналом которого открывается элемент И 13 и разрешается контроль за соответствием задач в мультипрограммной МПС (фиг.3, интервал ТЗ). После этого планировщик задач переходит к сохранению состояния прерванной задачи и восстановлению состояния очередной з адачи, Однако такой алгоритм допустим лишь в МПС, построенных на базе микропроцессоров, имеющих команду прямого вывода непосредственных данных, в которой и адрес порта и выводимые данные указываются в команде. Если это условие не выполняется, то планировщик задач должен прежде всего сохранять состояние прерванной задачи и лишь затем загружать свой номер в регистр 16 и разрешать контроль.Это обусловлено тем, что при отсутствии команд прямого вывода непосредственных данных операция записи числа в порт вывода осуществляется с использованием какого-либо регистра микропроцессора, все из которых могут быть з аня ты пр ер в анной з адачей.

После восстановления состояния очередной задачи планировщик задач должен передать ей управление. Однако для обеспечения контроля за корректным выполнением этой задачи необходимо прежде всего загрузить в регистр

16 ее номер. Для предотвращения факта обнаружения ложной ошибки в процессе перехода от одной задачи к другой необходимо перед загрузкой номера очередной задачи запретить контроль за соответствием задач путем установки в нулевое состояние триггера

19. В противном случае ошибка обязательно обнаруживается, так как в регистр 16 записывается номер очередной задачи, а в течение некоторого

)3

14

)640б93 времени еще продолжается работа планировщика, являющегося другой задачей. Поэтому после восстановления со стояния очередной задачи планировщик

5 задач в соответствии с алгоритмом (фиг.26) и аналогично рассмотренному записывает в триггер 19 нулевое значение, запрещая контроль, а в регистр 16 — номер очередной задачи, подготавливая предлагаемое устройство к контролю за корректным выполнением этой задачи.

Передача управления очередной задаче реализуется в планировщике задач !5 путем выполнения команды возврата подпрограммы, обеспечиваюц|ей загрузку программного счетчика микропроцессора из стека данной задачи по восстановленному значению ее указателя стека. Например, для микропроцессоров

КР58ОВМЯОА и K)8218N85A такой командой является команда RET. После выполнения этой команды и перехода к очередной задаче триггер 19 должен 25 быть установлен в единичное состояние, что разрешает контроль за соответствием задач. Однако программное управление триггером 19 в этом случае нецелесообразно и невозможно, так 30 как при повторном вызове очередной задачи она может продолжаться с произвольной точки. Это исключает возможность включения в прикладные задачи функций управления триггером 19.

Поэтому в предлагаемом устройстве установка триггера 19 в единичное состояние при передаче управления очередной задаче реализуется аппаратным образом. Для этого дешифратор 20, стробируемый сигналом М), обнаруживает на шине,)7 данных контролируемой

MIC код команды возврата из подпрограммы (например, RET), что свидетельствует о начале передачи управ- 45 ления очередной задаче. При этом активируется выход дешифратора 20, и младший разряд регистра 21 сдвига устанавливается в единичное состояние (фиг.3, интервал Т4), фиксируя начало

50 передачи управления.

Так как триггер 19 должен быть установлен в единичное состояние после фактической передачи управления очередной задаче, т.е. после полного вы55 полнения команды возврата из подпро-граммы,то регистр 21 сдвигавыполняет функции цифрового элемента задержки на количество машинных циклов, необходи" мых для завершения этой команды. В каждом машинном цикле выполнения ко— манды возврата микропроцессор генерирует сигнал "Прием", вызывающий формирование сигнала чтения информации из стекла и сдвигающий единичное значение в очередной разряд регистра 21 сдвига. В результате этого в последнем машинном цикле единичное значение появляется в последнем разряде регистра 21, что обеспечивает установку триггера 19 в единичное значение непосредственно перед началом выполнения очередной задачи.

Если в процессе выполнения очередной задачи контролируемая М1!С функционирует нормально (фиг.3, интервал

T5), то на ее шине адреса постоянно присутствуют адреса, закрепленные за этой задачей (табл.2). Благодаря этому. на третьем выходе блока 1 постоянной памяти постоянно находится те— кущий номер исполняемой задачи, совпадающий с номеро», загруженным в регистр 16 перед передачей управления этой задаче. Схема 12 сравнения определяет равенство этих номеров и формирует на своем выходе нулевой уровень, запирающий элементы И 13 и

14. Это блокирует канал формирования ошибки несоответствия задач в мультипрограммной MIC.

В дальнейшем работа предлагаемого устройства при отсутствии ошибок совершенно идентична описанному. Вновь возникает прерывание текущей задачи (фиг. 3 интервал Т6), вызывается планировщик задач и т„д.

При первоначальном запуске контролируемой M1IC сигнал системного сброса, поступающий на вход 11, обеспечивает исходное состояние предлагаемого устройства (фиг.3, интервал

Тl). После этого управление также передается планировщику задач. При первом вызове планировщик задач обеспечивает первоначальную инициализацию всех задач (на фиг.26 не показано). При этом он реализует алгоритм, который может быть получен из алгоритма фиг.26 путем замены блока

"Сохранение состояния прерванной задачи" блоком "Первоначальная инициализация всех задач". В процессе первоначальной инициализации задаются начальные значения указателей стеков всех задач, а также состояния всех регистров и программного счетчика

1640693

16 микропроцессора. После этого планировщик задач передает управление первой задаче и т.д. При первоначальном вызове планировщика задач предлагае5 мое устройство работает совершенно идентично описанному, обеспечивая контроль за функционированием мультипрограммной MIC и в этом лучае.

Ксли же в процессе выполнения оче10 редной задачи в результате отказа или сбоя элементов системы осуществляется ложный переход от одной задачи к другой в пределах одного устройства контролируемой МПС, то на ее шине ад- 15 реса появляется адрес, не соответствующий исполняемой задаче. При этом на третьем выходе блока 1 постоянной памяти появляется текущий номер, указывающий задачу, к которой произошло некорректное обращение. Этот номер отличается от номера, хранящегося в регистре 16, что фиксируется схемой

12 сравнения. На ее выходе повляется единичный уровень. При разрешенном 25 контроле за соответ =твием задач это обеспечивает формирование единичного уровня на выходе элемента И 13 и отпирание элемента И !4. В момент очередной оденки состояния в контролиру- 3О емой МПС стробирующий импульс с выхода элемента ИЛИ 6 проходит на выход элемента И 14 и через элемент ИЛИ 8 на установочный вход триггера 9. При этом триггер 9 устанавливается в единичное состояние, фиксируя ошибку в контролируемой %1С (фиг.3, интервал

Т7), что обеспечивает активирование выхода ошибки 10 устройства.

Выход 10 ошибки устройства может 40 соединяться с входом запроса прерывания микропроцессорной системы. В этом случае при возникновении ошибки выполнение текущей программы прерывается, и система переходит к выполнению программы обработки прерывания по ошибке. Программа обработки прерывания по ошибке может предусматривать восстановление процесса, нарушенного сбоем, может иметь диагностический характер (выявление причин ошибки) или, в простейшем случае, обеспечивать останов нарушенного процесса.

Таким образом устройство обеспеЭ

55 чивает обнаружение некорректных ситуаций, связанных с ложными переходами от одной задачи к другой в пределах одного устройства (ПЗУ, .ОЗУ, стека или УВВ) контролируемой системы, и возможность контроля за корректным выполнением задач в мультипрограммной МПС. Все это определяет более широкие функциональные возможности устройства и существенно расширяет возможности его применения для контроля функционирования современных вычислительных систем.

Формула изобретения

Устройство для контроля микропроцессорной системы, содержащее два блока постоянной памяти, мультиплексор, три элемента И, три элемента

ИЛИ, схему сравнения, первый триггер, причем адреСный вход первого блока памяти соединен с входом адреса устройства для подключения к шине адреса контролируемой микропроцессорной системы, выход первого поля первого блока постоянной памяти соединен с адресным входом мультиплексора, информационный вход которого соединен . с выходом второго блока постоянной памяти, адресный вход которого соединен с первым информационным входом устройства для подключения к шине управления контролируемой микропроцес-, сорной системы, вход стробирования мультиплексора соединен с выходом второго поля первого блока постоянной памяти, входы первого элемента

ИЛИ соединены с входами приема и выдачи первого информационного входа устройства для подключения к шине управления контролируемой микропроцессорной системы, выход первого элемента ИЛИ соединен с первым входом первого элемента И второй вход которого соединен с выходом мультиплексора, выход первого элемента И соединен с первым входом второго элемента

ИЛИ, выход которого соединен с S-входом первого триггера, выход которого является выходом ошибки устройства, R-вход первого триггера соединен с входом сброса устройства, выход схемы сравнения соединен с первым входом второго элемента И, выход которого соединен с первым входом третьего элемента И, второй вход которого соединен с выходом первого элемента

ИЛИ, выход третьего элемента И соединен с вторым входом второго элемента

ИЛИ, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональ1640б93

Таблица I

Распределение по задачам

Устройство

ИПС

1П1 задачи О

ПП задачи 1

О О

0 1

О О

О 0

ПЗУ

0 о о

IIII задачи 7

О О О

О 0 1

О 1 0

0 1 1

1 0 0

1 О 1

1 1 О

1 1 1

О О О

1 О О О

ПД задачи 0

ПД за,цачи 1

1 О

1 О

1 О

1 О

ПД sap,à÷è 2

О О

О 1

0 1

1 О ОЗУ о

0

О о О

1 1

О О

О 1

ПД задачи 5

О 1

1 О

1 1

О 0

О 1

ПД задачи 7

1 . 0

1 0

1 О . 1 1

Стек задачи О

Стек задачи 1

Стек ных возможностей устройства путем обеспечения возможности обнаружения некорректных ситуаций, связанных с ложными переходами от одной задачи к другой в пределах одного устройства контролируемой системы, и возможности контроля за:корректным выполнением задач в мультипрограммной микропроцессорной системе, оно содержит регистр, два дешифратора, второй триггер и регистр сдвига, причем адресный вход устройства для подключения к шине адреса контролируемой микропроцессорной системы соединен с информационным входам первого дешифратора, первый и второй выходы которого соединены с входами стробирования соответственно второго триггера и регистра, информационный вход которого и информационный вход второго дешифратора соединены с вторым информационным входом устройства для подключения к шине данных контролируемой микропроцессорной системы, выход второго дешифра- 25 тора соединен с информационным входом регистра сдвига, выход последнего разряда которого соединен .с S-входом

Адресный вход 2

jff ) Г

А15 А14 А13 А12 Аll AIO А9 второго триггера, выход которого соединен с вторым входом второго элемента И, информационный вход второго триггера соединен с входом младшего разряда второго информационного входа устройства для подключения к шине данных контролируемой микропроцессорной системы, входы сброса регистра и регистра сдвига и первый вход третьего элемента ИЛИ подключены к входу сброса устройства, вход прерывания текущей задачи которого соединен с вторым входом третьего элемента ИЛИ, выход которого соединен с R-входом второго триггера, выход третьего поля первого блока постоянной памяти и выход регистра соединены соответственно с первым и вторым информационными входами схемы сравнения, входы стробирования первого дешифратора, регистра сдвига и второго дешифратора соединены соответственно с входами вывода, приема и чтения первого байта команды первого информационного входа устройства для подключения к шине управления контролируемой микропроцессорной системы.

1640693

Устройство

ИПС

Распределение по

s адачам

Адре сный вход 2

Al3 A12 All АIО

А15 А14 А9 а а ь а

1 1 I Стек задачи 7

О О 0 а

Не использовано

1 1 1

О О О УВВ задачи О

О О 1 УВВ задачи I

1 1 0 О ь

1 1 1

1 1 1

УВВ

Таблица 2

Адресный вход блока

1 памяти А15, A14...

АIО, А9

Выбираемый информационный вход мультиплек,. сора

1!ервый (код устройства) Второй (безусловная ошибка) Третий (номер з адачи) О О О О

О О О 1

0 О О

О О 1

О О

0 о а о а ь ь ь о ь

О 1 1

О О О О ь а а

0 О

О 1

О О 1

О 1 О а ь а o o o

О 1 О 1 ь ь ь

0 1 ь ь ь

1 О О 1 1

1 О 1 О О

1 1

0 О

0 1 ь ь о а о а

О 1 О ь а а

О ь о

О 1 1 0

1 1

О О О

О О 1 ь

1

1 О 1

1 1

1 I 1

1 О

1 0

О О О

О О 1

1 О ь а ь

О

1 а а о а ь ь а

1 1

О О

1 О 1 1 1

1 1 О О О

1 О

1 1 1 ь ь ь

0 а о а

1 1 1 О 1 1 1

111100.0

О О 1

О О О

О О 1 а а а

1 1 ь а ь

1111111

О 1 1 1

1 О О О О

О

О

О

О

1

1 О О О 1

1 О О 1 О

0 О

0 1

0 1

1 0

1 1

О О

О 1

1 О

1 1

О 0 ь

1 1 УВВ задачи 7

Выход блока 1 памяти

Продолжение табл. 1

1640693

Таблица 3

Адресный вход блока 4 памяти

ЧТ ДИ ВВ BHB ЧТС ЗПС Ml ППР

1о i Z

0 О О 0 1 1

О 0 0 1 1

О 0 1 1 1 0

0 О 1 ! 0

О И 1 1 0

0 0 1 1 О l

1 О 0 I 1

О 1 0 l l l

0 0 1 1 1

1 l 1

l О О

О 1 О

О О 1

0 О 0

0 0 О

0 О О

0 0 О

О 0 О

О 0 О

Все остальные

0 0 О

0 0 О

О О О

1 О О

0 1 0

О О 1

О 0 О

О 0 О

0 О О комбинации

Выходные сигналы блока

4 памяти

1640693

&а

22 дыюд епие

Адрес

&аЮ

Р//щ

5 (8ы8

Bbu бЖ 12 дама

Аы

8baO

pez. 2

Фчр

Ьаа

88/ха

///p//

8ba" эл. и дБ/,Г м. //

cS/p

/77а

Составитель Д. Ванюхин

Редактор В.Данко Техред С.Мигунова Корректор H.Ðåâñêàÿ

Заказ 1017 Тираж 415 11одписное г

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101