Буферное запоминающее устройство

 

Изобретение относится к вычислительной технике и может быть использовано в качестве буферной памяти для сопряжения потоков информации в устройствах, работающих в реальном времени. Цель изобретения - повышение быстродействия устройства. В устройстве переключение происходит после считывания всей записанной информации в одном из блоков памяти. Для реализации данного метода в устройство введены триггеры, элементы И-НЕ, инверторы и элемент И с соответствующими связями. 1 ил.

СООЗ СОВЕТСКИХ

РЕСПУБЛИК (51)5 G 06 F 13/00 12/00

/ =

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И 0ТНРЫТИЯМ

ПРИ ГКНТ СССР

1 . (21 ) 4634221/24 (22) 09,01,89 (46) 23.04.91. Бюл. N- 15. (72) В.С.Виговский и А.Я.Сидоренко (53) 681. 327 (088. 8) (56) Авторское свидетельство СССР

В 1325494, кл. G 06 F 13/00, 1986.

Авторское свидетельство СССР

В 1418723, кл. G 06 F 13/00, G 06 F 12/00, 1987. (54) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычисИзобретение относится к области цифровой вычислительной техники, в частности к буферным накопительным устройствам, позволяющим эффективно использовать ЭВМ при вводе информации, и может быть использовано в системах обработки потоков информации, а также для построения процессорных систем с быстрой памятью.

Цель изобретения — повышение быстродействия устройства.

В устройстве переключение блоков памяти происходит после того, как из какого-либо блока памяти будет считана вся информация, занесенная туда в. режиме записи, т.е. переключение происходит при "обнулении" блока памяти, находящегося в режиме считывания, а не при заполнении блока памяти, находящегося в режиме записи, Признаком "обнуления" блока памяти является считывание иэ него призна. ка последнего слова, который записыÄÄSUÄÄ 1644148 A 1

2 лительной технике и может быть использовано в качестве буферной памяти для сопряжения потоков информации в устрой ств ах, рабо тающих в ре альном в.ремени. Цель изобретения - повышение быстродействия устройства. В устройстве переключение происходит после считывания всей записанной информации в одном из блоков памяти. Для реализации данного метода в устройство введены триггеры, элементы И-НЕ, инверторы и элемент И с соответству1яшими ГВ яз ями 1 HJI, вается в блок памяти непосредственно перед. моментом переключения блоков памяти.

На чертеже показана- схема устройства.

Устройство содержит два счетчика

1 и 2 адреса, два блока 3 и 4 памяти, генератор 5 импульсов и схему управления, включакщую в себя триггеры .6-10, элемент И 11, инверторы

12 и 13, элементы И-НЕ 14-16 и два коммутатора 17 и 18.

УСтройство работает следующим образом.

При отсутствии сигнала "Пуск" обнуляются счетчики 1 и 2 адреса, триггеры 7-9, триггер 6 устанавливается в единичное состояние. Низкий потен циал с прямого выхода триггера 9 поступает на адресный вход коммутатора

17, в результате чего импульсы записи, поступающие на первый и второй . входы коммутатора 17 с генератора 5, 1644148 проходят на выходы коммутатора 17 и подаются на счетчик 1 адреса, блок 3 памяти и триггер 6, т.е. низкий потенциал на прямом выходе триггера 9 соответствует режиму записи в блок 3 памяти, а высокий потенциал с инверсного выхода триггера 9 поступает на адресный вход коммутатора 18, что соотнетстнует выбору третьего входа коммутатора 18, на котором присутствует высокий потенциал, и четвертого входа коммутатора 18, на который поступают импульсы считывания с генератора 5, что соответствует режиму считывания из блока 4 памяти. Однако высокий потенциал с инверсного выхода триггера 7 поступает на управляющий вход коммутатора 18 и запрещает прохождение на выходы коммутатора 18 управляющих сигналов с третьего и четвертого входов. Поэтому считывание иэ блока 4 памяти не происходит. Такое состояние устройства является исходным к приходу сигнала "Пуск", т.е. устройство готово производить запись поступающей информации в блок

3 памяти, так как в блоке 4 памяти отсутствует информация,.он находится практически в отключенном состоянии и считывание иэ него не происходит.

После прихода сигнала "Пуск" информация, подлежащая записи в блок 3 памяти, привязывается к сигналу "Пуск" и синхрониэируется частотой записи F с генератора 5. Импульсы записи с выхода коммутатора 17 поступают в блок памяти одновременно с импульсами выбора блока памяти, благодаря чему становится возможным обойтись без сложной схемы формирования временной диаграммы, содержащей элементы задержки, Импульсы выбора блока 3 памяти н то же время являются импульсами модификации сче тчик à адре са 1, из- 45 ме некие со стояния которо ro происходит по заднему фронту импульса выбора блока памяти..

Таким образом, информация записывается н блок 3 памяти до прихода сигнала "Конец слова (KC) . Необхоtt 50 димость сигнала КС обуславливается тем, что при последовательно-параллельной передаче информации необходимо инициализировать каждое слово во

55 избежание потерь информации. В случае, если длина передаваемого слова соответствует информационной разрядности блока памяти, сигналом КС сопронождается каждая посылка записываемой информации. Переключение блоков памяти по сигналу КС позволяет избежать ситуации, при которой часть записанного слова находится в одном блоке памяти, а часть и другом.

При поступлении на вход устройства сигнала КС триггер 8 устанавливается в высокое состояние, так как на вход элемента И-НЕ 14 поступает потенциал низкого уровня с выхода триггера 7.

По переднему фронту сигнала КС формируется признак последнего слова на инверсном ныходе триггера 8, который записывается н блок 3 памяти по входу П1.

По.заднему фронту сигнала КС триггер 9 изменяет свое состояние и на прямом выходе триггера 9 устанавли-. вается высокий потенциал, который поступает на адресный вход коммутатора

17. В результате этого на выход коммутатора 17 поступают сигналы с третьего и четвЕртого входов коммутатора.

Низкий потенциал с инверсного выхода триггера 9 поступает на адресный вход коммутатора 18, благодаря чему становится .возможным прохождение сигналов с первого и второго входов коммутатора 18 на его выходы. Это состояние устройства соответствует режиму записи в блок 4 памяти и режиму считывания из блока 3 памяти.

Схема сброса, построенная на триггере 10 и элементах 11,13 и 16, формирует импульс сброса, привязанный к частоте считывания, устанавливающий триггеры 6 и 7 в высокое состояние, обнуляющий счетчик 1 и 2 и устанавливающий триггер 8 в низкое состояние. В такое исходное положение устройство переходит всякий раз после переключения блоков памяти.

Информация, подлежащая записи в блок 4 памяти, записывается аналогично тому, как она записывалась в блок 3 памяти. Однако прекращение записи происходит по сигналу КС.лишь то гда, ко гда полно стью считыв ае тся информация, записанная в блок 3 памяти, о чем свидетельствует считывание из блока 3 памяти с выхода 01 признака последнего записанного слова.

Это происходит следующим образом.

В процессе считывания из блока 3 памяти на вход разрешения записи.блока 3 с коммутатора 17 поступает высокий потенциал,удерживающий блок памяти в

5 164414 режиме считывания. Импульсы выбора блока памяти, формирующиеся по частоте считывания Р, однов реме нно по ступают на счетчик 1 адреса и триггер

6, на котором фиксируется наличие признака последнего, записанного в блок 3, слова. При достижении счетчиком 1 адре са, по кото рому записано последнее слово в блок 3, на выходе

01 блока 3 появляется низкий потенциал — признак по следнего слова, который задним фронтом импульса выбора блока памяти фиксируется на триггере

6. Сигнал с прямого выхода триггера 6 поступает на элемент И-HE 14 и уста-. навливает на входе D триггера 8 высокий потенциал, подготавливая схему к переключению. Высоким потенциалом с инверсного выхода триггера 6, посту- 20 пающим на управлянщий вход коммутатора 17, блокируется выдача сигналов .выбора блока 3 памяти и, следовательно, сигналов модификации счетчика 1 адреса через коммутатор 17. С прихо- 25 дом сигнала КС блоки памяти переключаются и схема работает так, как описано выше.

Информация, считываемая иэ блоков

3 и 4 памяти, может быть объединена Зр в один канал при помощи коммутатора, управляемого триггером 9 или через элементы ИЛИ, и синхронизирована частотой считывания.

Формула иэо бре тения

Буферное запоминакщее устройство, содержащее два счетчика адреса, два блока памяти, первый триггер, генератор импульсов и коммутаторы, причем 4р выходы первого и второго счетчиков адреса соединены с адресными входами первого и второго блоков памяти соответственно, информационные входы пер- . вого и второго счетчиков адреса сое- 45 динены соответственно с первым и вторым выходами пе рво го и в то ро го комм у" таторов, второй и первый выходы которых соединены с входами "Выбор кристалла" и разрешения записи первого и второго блоков памяти соответственно, прямой выход первого триггера соединен с первым управлякщим входом первого коммутатора, инверсный выход, первого триггера соединен с первым управлякщим входом второго коммутатора, первый выход генератора им-. пульсов соединен с первыми информа ционными входами коммутаторов, второй выход генератора импульсов соединен с вторыми информационными входами коммутато ров, пе рвый и в то рой инфо рмационные входы блоков памяти являются соответственно первым и вторым информационными входами устройства, первый и второй выходы блоков памяти являются информационными выходами устройства,отличающеесятем, что, с целью повышения быстродействия, в устройство введены триггеры с второго по пятый, три элемента И-НЕ, два инвертора и элемент И, выход которого. соединен с обнуляюшими входами счетчиков адреса и четвертого триггера и с установочным входом второ ro триггера, информационные входы второ го и третье го триггеров соединены с вторыми выходами блоков памяти, первый и второй входы первого элемента И-НЕ подключены к прямым выходам второго и третьего триггеров, инверсные выходы которых соединены с вторыми управляющими входами первого и второго коммутаторов соответственно, выход первого элемента -HE соединен с информационным входом четвертого триггера, вход синхронизации которого соединен с входом первого инвертора и третьим выходом генератора импульсов, выход инвертора подключен к первому входу второго элемента

И-НЕ, второй вход которого соединен с прямым выходом че тверто го триггера, инверсный выход которого соединен с в то рыми инфо рмацио нными в ходами блоков памяти, выход второго элемента

И-НЕ соединен с входом синхронизации первого триггера и информационным входом пятого триггера, вход синхронизации которого и вход второго инвертора объединены и подключены к второму выходу генератора импульсов, инверсный выход пятого триггера и выход в то ро го инве р тора соединены соответственно с первым и вторым входами третьего элемента И-НЕ, выход которого соединен с установочным входом третьего триггера и с вторым входом элемента И, первый вход которого соединен с обнулякщими входами перво ro и третьего тригге ров и является входом запуска устройства, входЫ синхронизации второго и третьего триггеров подключены к первому выходу первого коммутатора и второму выходу второго коммутатора соответственно.

1644148

Со став ите ль В . Фок ин а

Редактор E. Папп Техред JI. Сердюкова Корректор Т.Малец

Заказ 1241 Тираж 412 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб,, д. 4/5

Производственно-издательский комбинат "Патент", г . Ужгород, ул. Гагарина, 101