Устройство синхронизации

 

Изобретение относится к электросвязи и может быть использовано для синхронного приема дискретных сигналов в многоканальных системах передачи с временным разделением каналов и системах передачи данных. Целью изобретения является повышение точности синхронизации. Устройство синхронизации содержит задающий генератор 1, формирователь 2 последовательностей импульсов, блок 3 добавления „ и исключения импульсов, блок 4 деления частоты, блок запрета 5, фазовый дискриминатор 6, дифференцирующий блок 7, усредняющий блок 8, накопитель 9, формирователь 10 синхронизирующих сигналов при перерывах связи, . цементы ИЛИ 11 и 12, обнаружитель 13 перерывов связи. При отсутствии перерыва связи фазовый дискриминатор 6 производит сравнение опорного сигнала, поступающего через блок запрета 5, с сигналом формируемым дифференцирующим блоком 7, выходные сигналы которого через элементы ИЛИ 11 и 12 воздействуют на соответствующие управляющие входы блока 3 добавления и исключения, При этом осуществляется подстройка Лазы опорного сигнала. При возникновении перерыва связи на выходе обнаружитатя 13 формируется сигнал, который, поступая на блок запрета 5, прерывает подачу опорного сигнала на фазовый дискриминатор 6. о Ј

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5g)5 Н 04 1. 7/02

) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

IlO ИЗОБРЕТЕНИЯМ И (ЛНРЫТИЯМ

ПРИ ГКНТ СССР

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ (21) 4373815/09 (22) 03.02.88 (46) 23.04.91. Бюл. Р 15 (72) В.!Э.Лузин, В.С.Иванцовский и Т.С.Хабаров (53) 621.394.662(088.8) (56) Нляпоберский В.И. Основы техники передачи дискретных сообщений.—

И.: Связь, 1973, с. 258, рис. 5 9, Авторское свидетельство СССР

Р 924890, кл. H 04 L 7/02, 1979. .(54) УСТРОЙСТВО СИНХРОНИЗАЦИИ (57) Изобретение относится к электросвязи и может быть использовано для синхронного приема дискретных сигналов в многоканальных системах передачи с временным разделением каналов и системах передачи данных. Целью изобретения является повышение точности синхронизации. Устройство синхронизации содержит задающий генератор 1, формирователь 2 последовательностей импульсов, блок 3 добавления

ÄÄSUÄÄ 1644398 А1 и исключения импульсов, блок 4 деления частоты, блок запрета 5, фазовый дискриминатор б, дифференцирующий блок 7, усредняющий блок 8, накопитель 9, формирователь 10 синхрониэпрующих сигналов при перерывах связи, элементы ИЛИ 11 и 12, обнаружитель

13 перерывов связи. При отсутствии перерыва связи фазовый дискриминатор 6 производит сравнение опорного сигнала, поступающего через блок запрета 5, с сигналом формируемым дифференцирующим блоком 7, выходные сигналы которого через элементы ИЛИ 11 и 12 воздействуют на соответствующие управляющие входы блока 3 добавления а и исключения, При этом осуществляется подстройка Аазы опорного сигнала, При возникновении перерыва связи на выходе обнаружителя 13 формируется С, сигнал, который, поступая на блок saпрета 5, прерывает подачу опорного 2 сигнала на фазовый дискриминатор 6.

1644398

На выходах последнего прекращается формирование корректирующих импульсов.

Одновременно сигнал с выхода обнаружителя 13 подается на формирователь

10, с которого при этом на элементы

ИЛИ 11 и 12 следуют корректирующие импульсы. Причем период их следования и направление подстройки, котороНзобр ет ение относится к электРо связи и может быть использовано для синхронного приема дискретных сигналов в многоканальных системах передачи с временным разделением каналов и системах передачи данных.

Целью изобретения является повыщение точности синхронизации.

На чертеже представлена структурная электрическая схема устройства синхронизации. 25

Устройство синхронизации содержит задающий генератор 1, формирователь

2 последовательностей импульсов, блок

3 добавления и исключения импульсов, блок 4 деления частоты, блок 5 запрета, Аазовый дискриминатор 6, диАференцирующий блок 7, усредняющий блок 8, накопитель 9, формирователь 10 синхронизирующих сигналов при перерывах связи, первый и второй элементы

ИЛИ 11 и 12 и обнаружитель 13 переры35 вов связи.

Усредняющий блок 8 содержит формирователь 14 узких импульсов, первый и второй счетчики 15 и 16 импульсов, блок 17 сравнения.

Накопитель 9 содержит первый и второй регистры 18 и 19 сдвига, дешифратор 20 и накапливающий сумматор 21.

Формирователь 10 синхронизирующих 45 сигналов при перерывах связи содержит дениАратор 22, первый регистр 23 сдвига, блок элементов И 24, первый и второй сумматоры 25 и 26, второй регистр 27 сдвига, пороговый блок 28

50 и Аормирователь 29 управляющих сигналов.

Блок 4 депения частоты содержит делитель 30 частоты и дополнительный делитель 31 частоты.

Обнаружитель 13 перерывов связи со-5 держит фазовый дискриминатор 32„ блок

33 привязки сигналов к импульсной последовательности, первый накопитель му корректирующие импульсы соответствуют, определены с требуемс и точностью в течение предыдущего интервала работы устройства при отсутствии перерыва связи. Устройство по пп 2 — 4 отличается выполнением формирователя

10, усредняющего блока S и накопителя 9. 3 з.п. ф-лы, 1 ил.

34,-усредняющий блок 35, второй накопитель 36, первый и второй пороговые блоки 37 и 38, элемент ШИ 39, D-триггер 40, блок 41 добавления и исключения импульсов и блок 42 деления частоты.

Блок 33 привязки сигналов к им пульсной последовательности содержит

RS-триггер 43 и D- триггер 44.

Накопитель 34 содержит первый и второй регистры 45 и 46 сдвига, дешиАратор 47 и накапливающий сумматор 48.

Блок 42 деления частоты содержит первый и второй делители 49 и 50 частоты.

Устройство синхронизации работает следующим образом.

Синусоидальное напряжение задающего генератора 1 преобразуется в Аормирователе 2 в две последовательности коротких импульсов, частота следования которых равна частоте колебаний задающего генератора 1. Основная последовательность импульсов с первого выхода Аормирователя 2 через блок

3 добавления и исключения поступает на вход блока 4 деления с. коэффициентом деления К1. На другой вход блока 3 добавления и исключения подается вспомогательная последовательность, смещенная на половину периода следования импульсов ло отношению к импульсам основной последовательности. В результате деления частоты следования импульсов, поступающих с выхода блока 3 добавления и исключения, на выходе блока 4 деления формируется опорный сигнал, в котором период следования импульсов равен длительности элементарного импульса информационного сигнала на входе дифференцирующего блока 7.

При отсутствии перерыва в канале связи Аазовый дискриминатор 6 производит сравнение опорного сигнала, по1644398

5 ступающего через блок 5 запрета, с последовательностью коротких импульсов, Аормируемых диАференцирующим блоком 7, по моментам изменения уровня (знака) элементарных импульсов в используемом для подстройки информационном канале.

Импульсы с выходов фазового дискриминатора б через соответствующие первый и второй элементы ИЛИ 11 и 12 подаются на первый и второй управляюцие входы блока 3 добавления и исключения. При этом осуществляется подстройка фазы опорного сигнала.

Корректирующие команды с выходов

Ааэового дискриминатора 6 подаются также на усредняющий блок Я, который производит усреднение результатов фазового сравнения в Аазовом дискрими- 20 наторе б. При этом первый и второй счетчики 15 и 16 выполняют подсчет числа йоступаюцих на их счетные входы корректирующих импульсов. В блоке

17 сравнения происходит сравнение содержимого первого и второго счетчиков 15 и 16, результат которого отображается в виде единичного уровня на одном из выходов усредняющего блока 8 через каждые К тактов опорного сиг- 30 нала. Если количество корректирующих импульсов на добавление и исключение импульсов за время счета было одинаковым, то на обоих выходах усредняющего блока 8 появится нулевой уровень.

Управление работой усредняюцего блока 8 осуществляется использованием основной и задержанной на такт опорного сигнала синхронизирующих последовательностей импульсов, Аормируемых соответственно на первом и втором выходах дополнительного делителя 31 с коэффициентом деления К . Длительность синхроимпульсов в основнои и 45 задержанной последовательностях равна длительности импульсов в опорном сигнале. Смена инАормации о направлении коррекции фазы на выходах блока

17 сРавнения производится с помощью содержацейся в нем схемы привязки асинхронной информации по заднему фронту синхроимпульса основной последовательности. По окончании переход- . ных процессов, связанных со сменой информации в блоке 17 сравнения, формирователь t4 осуществляет сброс в нулевое состояние первого и второго счетчиков 15 и 16. Срабатывание Аор6 мирователя 14 происходит по переднеМу фронту синхроимпульсов задержанной последовательности, Накопитель 9 предназначен для накопления информации о направлении и частоте коррекции Аазы на интервале времени, длнтельность которого pGBHG суммарной длительности К1N тактовых интервалов информационного сигнала, где N — количество ячеек памяти в первом и втором регистрах 18 и 19, Алгоритм работы накопителя 9 определяется алгоритмом вычисления текущей алгебраической суммы числа корректирующих импульсов с учетом их знака (направления коррекции фазы): где Х вЂ” индикатор наличия и знака

1 обобценной корректирующей команды на 3-м тактовом интервале;

S — - значение текущей суммы на

1 х-м тактовом интервале.

Усредненная инАормация о направлении коррекции фазы опорного сигнала (обобценные корректирую цие команды), полученная в результате подсчета числа корректирующих команд на предыдущих К тактовых интервалах, поступает на входы первого и второго регистров 18 и 19, а также соответственно на четвертый и второй входы дешифратора 20., Одновременно на первый и третий входы дешифратора 20 подаются обобценные корректирующие команды (импульсы) с выходов последних ячеек первого и второго регистров 18 и 19, отражающие результат анализа корректирующих команд на К тактовых интервалах опорного сигнала, наблюдавшихся за (N-1) интервалов перед текущим тактовым интервалом основной синхронизирующей последовательности.

Дешифрируя полученную информацию, дешиАратор 20 выпает на накапливаюций сумматор 21 и-разрядное двоичное число, соответствующее разности Y

=Х;, -Х, »9 9 т.е. второму слагаемому в пр, вой части выражения для Я< +,.

При этом, количество разрядов и двоичного числа должно быть связано с количеством ячеек памяти N в первом и втором регистрах соотношением где () — целая часть числа °

Ч

1644398 (Jg â€,дробная асти числа; — символ Кронекера.

Подразумевается, что старший (и-й) разряд является знаковым.

При подаче на тактовый (синхронизирующий) вход накапливающего сумматора 21 синхроимпульса основной последовательности происходит сложение п-разрядного двоичного числа, поступающего с выхода дешифратора 20, с содержимым внутреннего регистра накапливающего сумматора 21. В результате на многопроводном выходе последнего появятся логические уровни, соответствующие новому значению текущей суммы S 1 числа корректирующих .импульсов.

При возникновении перерыва в канале связи на выходе обнаружителя 13 ) появляется высокий уровень напряжения (логическая "1"). Это напряжение, воздействует на запрещающий вход блока 5 запрета, прерывает подачу опорного сигнала на фазовый дискримина- 25 тор 6, В результате на первом и втором выходах последнего прекрацается формирование корректирующих импульсов.

Одновременно напряжение с выхода обнаружителя 13 подается на управляющие входы дешифратора 22 и формирователя 29. Под действием управляющего напряжения на первом многопроводном выходе дешифратора 2? формируется

35 п-разрядное двоичное число, соответствующее значению текущей алгебраической суммы S, числа корректирующих импульсов. Если S, является отрицательным числом, то оно передается без изменений. Если же величина S: положительная, то она преобразуется в равное по модулю отрицательное число. При этом используется представление двоичных чисел в дополнитель- 45 ном коде.

На втором выходе дешифратора 22 появляется логический уровень, соответствующий значению п-го знакового разряда суммы S,, Этот уровень подается на информационный вход формирователя 29, в котором он запоминается.

Формирователь 29 обеспечивает работу формирователя 10 с целью формирования во время перерыва корректирующих импульсов требуемого знака со средней частотой повторения, который определяется результатом вычисления текущей суммы Б1 на тактовом интервале основной синхрониэирующей последовательности, предшествующим началу перерыва. Первый синхроимпульс основной синхронизируюцей последовательности, поданный после начала переры1. ва, воздействует на синхронизирующий вход первого регистра 24, обеспечивая запись в него п-разрядного двоичного числа с выхода дешифратора 22, а также — на установочный вход второго регистра 27, в результате чего последний устанавливается в исходное нулевое состояние. В дальнейшем синхроимпульсы на первый регистр 23 не подаются, и записанное в нем число сохраняется до окончания подачи высокого уровня на управляющий вход формирователя 29 (до окончания перерыва).

При поступлении последующего первого синхроимпульса вспомогательный синхронизирующей последовательности на многопроводном выходе формирователя 29 формируется максимальное положительное п-разрядное двоичное число, например, состояцее из (п-1) единиц и нуля в п-м знаковом разряде при

И=2 " . Этот синхроимпульс через формирователь 29 поступает на синхронизируюций вход второго регистра 27, а также через инвертор внутри формирователя 29 на второй вход блока элементов И 24, обеспечивая запись двоичного числа с формирователя 29 во второй. регистр 27.

При окончании первых синхроимпульсов основной и вспомогательной синхронизирующих последовательностей от" рицательное двоичное число с выхода первого регистра 23 через блок элементов И 24 поступает на первый вход первого сумматора ?5, на второй вход которого подается максимальное положительное число — и-разрядное двоичное число. Результат сложения этих чисел появляется на втором входе второго сумматора 26, на первый вход которого воздействуют нулевые логические уровни.

Второй синхроимпульс основной синхронизирующей последовательности через формирователь 29 подается только на синхронизируюций вход второго регистра 27, чем обеспечивается запись в него результата сложения с выхода второго сумматора 26. Если записанное во второй регистр 27 число положительно, то последуюций второй син1644398

10 хроимпульс вспомогательной синхронизирующей последовательности через формирователь 29 не проходит.

Описанный процесс суммирования содержимого первого регистра 23 с результатом предыпущего сложения во втором регистре 27 продолжается до тех пор, пока сумма на выходе первого сумматора 25 не станет меньшей или 10 равной нулю. В этом случае на выходе порогового блока 28 появится напряжение высокого уровня (логическая "1"), С приходом очередного синхроимпульса основной синхронизирующей последо- 15 вательности полученное отрицательное число или нуль будет записано во второй регистр 27. Последующий второй синхроимпульс, поступающий на соответствующий BxOJT, Аормирователя 29, 20 обеспечивает блокировку первого входа первого сумматора 25 за счет подачи напряжения нулевого уровня на второй вход блока элементов И 24, а также формирование максимального положительного и-разрядного двоичного числа на многопроводном выходе ôîðмирователя 29 и синхронизацию второго регистра 27. Это означает, что во второй регистр 27 будет записано по- 30 ложительное число, являющееся результатом сложения максимального положительного числа и отрицательного остагка от предшествующих операций сложения. Одновремено, на первом или втором синхронизирующих выходах формирователя 29 будет сформирован корректирующий импульс..Номер выхода, на котором будет Аормироваться требуемьй корректирующий импульс, опре- 4р деляется сохраняемой в формирователе 29 инАормацией о знаке текущей суммы S (знаке фазового расхождения), ! вычисл енной п ер ед началом пер ерыва .

После записи во второй регистр 27 45 положительного числа вновь повторяется процесс последовательного сложения содержимых первого и второго регистров 23 и 27 до получения отрицательногo или нулевoI o остатка H Aop 50 мирования по этому признаку корректирующей команды э:ого знака. При этом обеспечивается практически равномерная во времени подача корректирующих импульсов на требуемый первый или второй управляющий вход блока 3 до55 бавления и исключения со средней частотой, равной средней частоте Аормирования корректирующих команд в течение K N тактовых интервалов опорного сигнала непосредственно перед началом перерыва, Корректируюцие импульсы бу- . дут формироваться строгo равномерно во времени, если максимальное положительное и-разрядное двоичное число делится (без остатка) на модуль числа, записанного в первый регистр 23.

По окончании перерыва в канале связи на выходе обнаружителя 13 уста" навливается напряжение нулевого уровня. Тем самым блокируется работы Аормирователя 10 и вновь обеспечивается поДача опорного сигнала через блок

5 запрета на фазовый дискриминатор 6.

Принцип действия обнаружителя 13 основан на анализе преобладания корректирующих команд того или иного знака в системе дискретной фазовой автоI матической подстройки частоты на определенном временном интервале. Дискретная фазовая автоматическая подстройка частоты для обеспечения анализа флуктуаций во времени корректи- р ующих команд осуществляется с использованием блока 41 добавления и исключения, первого делителя 49 и фазового дискриминатора 32 на основе основной и вспомогательной последовательностей коротких импульсов, поступающих на обнаружитель 13 с соответствующих выходов Аормнрователя 2.

Первый накопитель 34 производит вычисление текущей алгебраической суммы числа корректирующих команд (с учетом их знака) на интервале времени, определяемом продолжительностью N тактовых интервалов опорного сигнала на выходе первого делителя

49, где N =(1-?)" К, количество ячеек памяти в первом и втором регистрах

45 и 46, а K — коэффициент деления первого делителя 49 идентично делителю 30.

Если величина т екущей алге браич еской суммы на выходе первого накопи; теля 34 превысит по абсолютной величине некоторый порог (например, О, 15>

N N>), то первый пороговый блок 37 через элемент ИЛИ 39 опрокидывает

D-триггер 40, обеспечивая создание на выходе обнаружителя 13 напряжения высокого уровня. Подача информации о Аормируемых корректирующих командах на первый накопитель 34 производится с помощью блока 33 привязки.

Второй накопитель 36 (идентичный по структуре первому накопителю 34) 1644398

12 производит вычисление текущей алгебраической суммы числа обобщенных корректирующих команд на интервале времени, определяемом продолжительностью .

N тактовых ингервалов опорного сигнаЯ ла, где N>=N, К, а К вЂ” коэААициент деления второго делителя 50, идентичного дополнительному делители 31.

При превышении абсолютной величиной текущей алгебраической суммы на выходе второго накопителя 36 некоторого порога (например, О, 15 N1) второй пороговый блок 38 через элемент ИЛИ 40 опрокидывает D-триггер 40, создающий 15 на выходе обнаружителя 13 напряжение высокого уровня. Подача обобщенных корректирующих команд на второй накопитель 36 производится с помощью усредняющего блока 35, идентичного 2р усредняющему блоку 8.

Формула изобретения

1. Устройство синхронизации, со- 25 держащее последовательно соединенные задающий генератор, Аормирователь последовательностей импульсов, блок добавления и исключения импульсов и блок деления частоты, последовательно со- 3р единенные диАференцирующий блок, фазовый дискриминатор и усредняющий блок, последовательно соединенные обнару-:. житель перерывов связи и формирователь синхронизирующих сигналов при перерывах связи, а также блох запрета, отличающееся тем, что, с целью повышения точности синхронизации, введены накопитель и первый и второй элементы ИЛИ, при этом выход 4р блока деления частоты подсоединен к информационному входу блока запрета„ запрещающий вход и выход которого подсоединены соответственно к выходу обнаружителя перерывов связи и друго- 45 му входу фазового дискриминатора, первый и второй выходы усредняющего блока через накопитель подключены к информационным входам Аормирователя синхронизирующих сигналов при перерывах связи, первый и второй выходы которого подсоединены соответственно к первым входам первого и второго элементов ИЛИ, вторые входы которых подключены соответственно к первому и второму выходам Аазового дискриминатора, объединенные первые тактовые входы и объединенные вторые тактовые входы формирователя синхронизирующих сигна .лов лри перерывах связи, накопителя и усредняющего блока подключены соответственно к первому и второму дополнительным выходам блока деления частоты, а первый и второй выходы формирователя последонательностей импульсов подсоединены соответственно к первому и второму информационным входам блока добавления и исключения импульсов, первый и Второй управляющие входы которого подключены соответственно к выходам первого и второго элементов 1УП1, причем обнаружитепь перерывов связи содержит последовательно соединенные фазовый дискриминатор, блок привязки сигналов к импульсной последовательности, первый накопитель, первый пороговый блок, элемент ИЛИ и D-триггер, последовательно соединенные блок добавления и исключения импульсон, блок деления частоты, усредняющий блок, второй накопитель и второй пороговый блок, выход которого подсоединен к второму входу элемента ИЛИ, первый и второй выходы Аазового дискриминатора подсоединены соответственно к первому и второму инАормационным входам усредняющего блока, дополнительный тактовый вход которого объединен с тактовым входом второго накопителя и подключен к второму выходу блока деления частоты, третий выход которого подсоединен к тактовым входам D-триггера, блока привязки сигналов к импульсной последовательности первого накопителя и входу Аазового дискриминатора, а первый и второй управляющие входы блока добавления и исключения импульсов подключены соответственно к первому и второму выходам Аазоного дискриминатора, причем другой вход Аазового дискриминатора, первый и второй управляющие входы блока добавления и исключения импульсов и выход D-триггера являются соответственно информационным входом первым и вторым тактовыми входами и выходом обнаружителя перерывов связи.

2 ° Устройство по и ° 1, о T л и ч а ю щ е е с я тем, что формирователь синхронизирующих сигналон при перерывах связи содержит последовательно соединенные дешиАратор, первый регистр сдвига, блок элементов И, первый сумматор, пороговый блок, Аормирователь управляющих сигналов, второй сумматор и второй регистр сдвига, 14

1644398

Составитель В.Орлов

Техред М,Дидык Корректор М.Макс»»мииинец

Редактор А.Шандор

Заказ 1249 Тираж 394 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.Ужгород, ул. Гагарина, 1Î! выходы которого подсоединены к соответствующим вторым входам первого сумматора, выходы которого подсоединены к соответствующим вторым входам

5 второго сумматора, дополнительныи выход денифратора подсоединен к инАормационному входу Аормирователя управляющих сигналов, управляющий вход, прямой и инверсный выходы второго спнхросигнала и выход первого синхросигнала которого подключены соответственно к управляющему входу денифратора, синхронизирующему входу второго регистра сдвига, второму входу блока элементов И и объединенным синхронизирующему входу первого регистра сдвига и устанавливающему входу второго регистра сдвига, причем инАормационные входы деиифратора, первый и вто- 2О рой тактовые входы, управляющий вход и первый и второй выходы синхронизирующих сигналов Аормирователя управляющих сигналов являются соответственно инАормационными входами, первым 25 и вторым тактовыми входами, управляющим входом и первым и вторым выходами формирователя синхронизирующих сигналов при перерывах связи.

l 30

3...Устройство по п. 1, о т л ич а ю щ е е с я тем, что усредняющий блок содержит последовательно соеди ненные Аормирователь узких импульсов, первый счетчик импульсов и блок сравнения, а также второй счетчик импульсов, установочный вход и выходы которого подключены соответственно

1 к выходу Аоримирователя узких импульсов и вторым входам блока сравнения, причем счетные входы первого и второго счетчиков импульсов, вход

Аормирователя узких импульсов, тактовый вход блока сравнения и первьп» и второй выходы блока сравнения являются соответс гвенно первым и вторым информационными входами, первым и вторым тактовым»» входами и первым и вторым выходами усредняющег о блока.

4. Устройство по и. 1, о т л и ч а ю щ е е с я тем, что, накопитель содержит последовательно соединенные первьп» регистр сдвига, деп»нарратор и накапливающий сумматор, а также второй регистр сдвига, информационный вход и выход которого подключены соответственно к второму и третьему вхо/ дам дешифратора, четверты»» вход которого подключен к инАормационному входу первого регистра сдвига, первый тактовый вход первого регистра сдвига подключен к первому тактовому вхо ду второго регистра сдвига и тактовому входу накапливающего сумматора, а второй тактовый вход первого регистра сдвига подключен к второму тактовому входу второго регистра сдвига, причем информац»»онные входы первого и второго регистров сдвига, первый и второй тактовые входы первого регистра сдвига и выходы накапливающего сумматора являются соответственно первым и вторым инАормационными входами, первым и вторым тактовыми входами и выходами накопителя.