Устройство для автоматизированного контроля параметров

 

Изобретение относится к контрольно-измерительной и вычислительной технике и может быть использовано при1 построении систем автоматизированного контроля параметров аналоговых объектов. Цель изобретения - повышение достоверности результатов контроля за счет применения итерационного метода коррекции погрешности измерения, вносимой измерительным трактом. Устройство содержит объект контроля, три коммутатора, аналогоцифровой преобразователь, генератор тестовых сигналов, блок управления, блок принятия решения, блок индикации, счетчик, блок хранения уставок, блок деления, блок обработки результата измерения. Устройство осуществляет итерационную коррекцию погрешности контрольно-измерительного канала с анализом значения контролируемого параметра после каждого шага итерации, исключая тем самым влияние погрешности на достоверность результатов контроля . 2 з.п. ф-лы, 4 ил. (Л

СОЮЗ СОВЕТСНИХ

СОЭМЛИСТИЧЕСНИХ

РЕСПУ5вЛИН (1) 0 05 В 23/02 (ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4617595/24 (22) 08.12.88 (46) 07.05.91. Вюл, Р 17 .(71) Киевский политехнический институт им. 50-летия Великой Октябрьской социалистической революции (72) Е.Т.Володарский, И.Е.Мозговой и В,Ф.Нестеренко (53) 621.396(088,8) (56) Папенко Н.П. Измерительные информационные системы. — М., Энергоатоьиздат, 1985, с. 251.

Авторское свидетельство СССР

Р 607190, кл. С 05 В 23/02, 1978. (54) УСТРО1 .СТВО,ПЛЯ АВТОМАТИЗИРОВАННОГО КОНТРОЛЯ ПАРАМЕТРОВ (57) Изобретение относится к контрольно-измерительной и вычислительной технике и может быть использовано при построении систем автоматизироИзобретение относится к контроль,но-измерительной и вычислительной технике и может быть использовано при построении систем автоматизированного контроля параметров микросборок.

Целью изобретения является повышение достоверности результатов контроля за счет итерационного метода коррекции погрешности измерения, На фиг. 1 представлена структурная схема устройства для автоматизированного контроля параметров; на фиг, 2 — структурная схема блока управления;- на фиг. 3 — структурная

„„SU„„1647520, А 1

2 ванного контроля параметров аналоговых объектов. Цель изобретения— повышение достоверности результатов контроля за счет применения итерационного метода коррекции погрешности измерения, вносимой измерительным трактом. Устройство содержит объект контроля, три коммутатора, аналогоцифровой преобразователь, генератор тестовых сигналов, блок управления, блок принятия решения, блок индикации, счетчик, блок хранения уставок, блок деления, блок обработки результата измерения. Устройство осуществляет итерационную коррекцию погрешности контрольно-измерительного канала с анализом значения контролируемого Ф параметра после каждого шага итерации, исключая тем самым влияние погрешности на достоверность результатов кон- С троля. 2 s.ï. ф-лы, 4 ил. схема блока принятия решения; на фиг, 4 — структурная схема блока обработки результата измерения, Устройство содержит объект 1 контроля, первый коммутатор 2, аналогоцифровой преобразователь 3, второй коммутатор 4, генератор 5 тестовых сигналов, блок 6 управления, блок

7 принятия, решения, блок 8 индика- р ли, счетчик 9, блок 10 хранения уставок, блок 11 обработки результата измерения, блок I2 деления, третий комйутатор 13, 1647520

На фиг. 1 также показаны выходы .14-21 и вход 22 блока 6 управления, вход 23 сброса, информационный вход

24, синхровход 25, входы 26-29 задания уставок, выходы 30-32 блока принятия решения, управляющий вход 33, информационный вход 34 ° синхровход

35, вход 36 сброса, выход 37 коэффициента целения, выход 38 результата, 10 выход,39 готовности блока обработки результата измерения.

Блок 6 управления содержит пульт

40 управления, генератор 41 тактовых импульсов, элемент И 42, счетчик 43, узел 44 памяти управляющих сигналов, элемент ИСКЛЮЧАМЩЕЕ ИЛИ 45.

Блок 7 принятия решения (фиг. 3) содержит компараторы 46-49, элемент

И 50,,эиемент ИЛИ 51, элемент 52 задержкй, триггер 53 и 54, элемент

ИЛИ-НЕ 55.

Блок 11 (фиг. 4) содержит инверторы 56 и 57, формирователь 58 импульса, буферные регистры 59 и 60, регистр 61 коэффициента деления, регистр 62 результата, преобразователи

63-65 кодов, умножители 66 и 67, элементы 68-70 задержки, В регистре 61 для реализации единичного состояния на всех выходных разрядах по сигналу "Сброс" информа.— ция снимается с инверсного выхода, а на вход подается информация в инверс-, ном коде, в регистре 62 для установки кода, соответствующего числу 1, по сигналу "Сброс" информация соответствующих разрядов снимается с инверсных выходов, а для исключения ис= кажений передачи последующей информа- 40 ции информационные входы этих разрядов подключаются через инверторы, При использовании двенадцатираэрядных АЦП 3 и блока 12 деления все вычисления в блоке 11 производятся в шестнадцатиричном двенадцатиразрядном коде. Таким образом, для реализации кода, соответствующего числу 1, по сигналу "Сброс" в регистре 62 необходимо инвертировать разряды

А9, А8, А7, А6, А5, АЭ, что соответствует коду (ЗЕ816), десятичный эквивалент которого имеет три знака после запятой.

Преобразователи кодов 63-65 могут быть реализованы, например, на

55 микросхемах 556 РТ6, 556 РТ7, причем

1 значение выходного кода N bt преобразователя 63 кодов обратно пропорциональяо значению входного кода Ывх9

Г 1, 1эцХ 1!ИЭХ, где ЛgX может находиться в.пределах от 1 о (a десятичном ко= де), что соответствует 001 @ (в шестнадцатиричном коде), до 1000, ФЗЕ8 6, N>>+ соответственно находится в пределах от 1, 000 о 3E8 16 до 0 00110 =1

Ф 001 6 (этот диапазон обусловлен удобством вычислений), Преобразователи 64 и 65 кодов обеспечивают формирование управляющего кода, подаваемого на блок 12 деления, при реализации итерационного алгоритма для случаев, когда кон" тролируемый параметр а . 1 или a > 1

I соответственно. Выходной код N ebty преобразователя 64 кодов соответствует инверсному двоичному коду произt ведения входного кода НЭХ (десятичный эквивалент которого имеет три

П знака после запятой н равен N „ =Иэх/

/1000 о ) на максимальный управляющий код N+<<< блока 12 деления, Ньых

tt

Il ( (I >Х N а,3, где NаХ находится в пределах от 0,001 Ф0 11 6 до 0„99ф=->

= ЗЕ7 6, Р „.=-(40961о =) РРР16 ) (для дв енадцатираз рядн ого к ода), в ы х на- ходится соответственно в пределах от 4,=3FF5

Н Х (десятичный эквйвалеит которого и имеет„три знака после запятой и рагде N>< может находиться в пределах

0001< ) ЗЕ8 6 go 4 09> о Р РТЕ

Йэц» соответственно в пределах от

4095 >=7000 g до 1000<< =C17,6 (в инверсном коде.

В умножителях 66 и 67 в сомножителях используется по 12 разрядов (в остальных разрядах записаны нули).

В десятичном эквиваленте выходных кодов умножителей 66 и 67 условно принимается три младших знака после запятой. Таким образом, результаты умножения состоят из целой и дробной частей, причем если контролируется величина а <. 1, то десятичный эквивалент результата умножения меньше единицы и может находиться в пределах от 0,001 И001< до 0,999о. )3E7<6, а при а 1 десятичный эквивалент ре зультата умножения больше единицы, содержат целую н дробные части и наE

164 ходЯтсЯ в пРеделах от 1,000 о =ЗЕ8,б до 4,095ю=- 2 FFFtg

Принцип работы заключается в слеI.

1 дующем.

Программа контроля параметра а объекта 1 контроля может состоять из одного и более циклов. Причем в каждом отдельном случае число циклов контроля не одинаково. Объект 1 контроля считается кодным, если значение параметра а лежит в пределах нижнего а и верхнего а допусковых значенйй, т.е. если выполняется условие а> аа а . В противном случае объект

1 контроля считается не годным.

Рассмотрим работу устройства при а 0 1. В этом режиме второй коммутатор 4 обеспечивает подключение выхода генератора 5 тестовых сигналов к первому входу первого коммутатора

2, а третий коммутатор 13 — подклю.чение выхода объекта 1 контроля к входу делимого блока 12 деления. Каждый цикл контроля состоит из двух тактов. В первом такте первого цикла контроля под действием сигнала управления, поступающего с выхода 15 блока 6 управления на. управляющий вход первого коммутатора 2, осуществляется подключение выхода объекта

1 контроля через блок 12 деления к вхоцу аналого-цифрового преобразователя 3. Причем в первом цикле управляющим кодом с выхода 37 блока

11 устанавливается значение коэффициеита деления блока 12 деления, равное единице. Преобразованный в код N аналого-цифровым преооразоваО телем 3 выходной сигнал блока 12 деления запоминается в блоке 11 приI

Э чем код Нп должен находиться в пределах от (00116+Ид) до (РРГ -N ), где N — код, величина котс pozo учитывает максимально возможную погрешность измерительно-преобразовательного канала.

Во втором такте блок 6 управления вырабатывает управляющий сигнал на первый коммутатор 2 для переключения выхода генератора 5 тестовых сигналов к входу аналого-цифрового преобразователя 3, исключая таким образом объект 1 контроля и блок 12 деления иэ измерительного канала, Выходной код No аналого-цифрового преобразователя 3, соответствующий выходному сигналу S генератора 5 тестовых сиг9 налов, поступает в блок 11. Код N

6 должен находиться в пределах от (00116 +Ng) до (ЗЕ81 -N<) . Учет максимально BosMoiHOH погрешности из5 мерительно-преобразовательного канала позволяет исключить переполнение двенадцатиразрядного кода при реализации итерационного алгоритма. Кроме

I т того, коды N и ND, подаваемые иа

1ð блок 11, при а )1 должны удовлетворять соотношению:

55 (ЗЕ8т К ) а (No/N, ) < (РГР, . -1 л ) .

Тестовый сигнал генератора 5 тестовых сигналов выбирается из условия минимальной погрешности квантования аналого-цифрового преобразователя 3.

Это условие выполняется, когда на аналого-цифровой преобразователь 3 в первом и втором тактах преобразования поступают сигналы, соответствую I щие максимально возможным кодам Г =

Н о

= (FFF qg -Л,), о — (ÇE816 -Ng) °

В блоке 11 осуществляется деление т « кода No на Л о . Результат а =-N к

1т вЂ,.т1- может находиться в пределах от

1 о (1,000„0 3Е8 1б) до (4,096то )РРР16) причем десятичный эквива:..ент выходного кода а имеет три знака после запятой. С выхода 38 блока 11 результат а поступает на вход 24 блока 7 принятия решения, где сравнивается

fI,,т с кодами око нО YSot r180 ленными шестнадцатиричными двенадцатиразрядными кодами, десятичный эквивалент которыхимеет три знака после запятой, поступающих с блока 10 хранения уставок соответственно на входы

29, 28, 27 и 26 блока 7 принятия решения, II

Если ao luo или ао ъ NSo > то принимается реп|ение "Не годен", если N o C (а (N, то принимается решение

"Годен", причем в обоих случаях погрешность измерительного канала не влияет на достоверность принятого решения. Результат контроля индицируется в блоке 8 индикации и контроль прекращается„

Если выполняется условие NIIo ао т»

I I т( 1 тно или > 6оа аоб бо т.е. РезУ измерения а нахорится в непосредстО венной близости от нижней а т или верхней а границ допуска, то решение о качестве объекта 1 контроля,.принятое по соотношению ао, ан и аб, может быть ошибочным.

1647520

В данном случае для уменьшения . влияния погрешности измерительного канала на достоверность результатов контроля проводится дополнительная серия циклов контроля, в течение ко5 торых осуществляется итеративная коррекция погрешности измерительного канала с анализом результата измерения а после. каждого цикла, В каждом из этих циклов (i=1 2 .;.) работа устройства осуществляется так же, как и в первом цикле (i=0) но в

1 отличие от первого цикла контроля, в каждом i-м цикле, начиная с второго (i=1), коэффициент деления управляемого делителя блока 12 устанавливается равным а,+(, т,е, результату измерения, полученному,. . в предыдущем цикле, а для обработки в блок 7 при- 20 ( (нятия решений поступает код а =а (( ((((( (X И /N где N ° и N — выходные ко( ды аналого-цифрового преобразователя

3 соответственно в первом и втором тактах i-го цикла. Решение о качест- 25 ве объекта 1 контроля принимается так же, как и в первом цикле, но в каждом очередном i-м цикле контроля блок

10 хранения уставок формирует новые коды Г1 °, N><., N g,, N >,, соответствующие границам дополнительных допускоааа аоа (а -(, а а g. j и (а

a + g;) где, — определяется погрешностью результата измерения после

i-ro шага итерации.

Причем значение погрешности результата измерения с каждым шагом итерации уменьшается, а следовательно, уменьшается и ширина дополнительных допусковых зон. Формирование 40 уставок, необходимых для i-го цикла .контроля, обеспечивается подачей адресного кода с выхода счетчика 9 на вход блока 10 хранения уставок 10.

Наращивание выходного кода счетчика 45

9 на единицу в каждом новом цикле контроля осуществляется под воздей. ствием тактового импульса, поступающего на его счетный вход с выхода 20

"блока 6 управления.

Итерация осуществляется до тех пор, пока результат измерения а не

I выйдет за пределы дополнительной допусковой зоны, т.е. выполняется одIf ((, 55 но из условий, а 4. N((, или а )((,, (принимается решение "Не годен"), N(((<а c.Ng (принимается решение "Годен"), При а r.1 второй коммутатор 4 обеспечивает подключение выхода объекта

1 контроля к первому входу первого коммутатора 2, а третий коммутатор

13 - подключение выхода генератора 5 тестовых сигналов к входу делимого блока 12 деления. Таким образом, к входу делимого блока 12 деления подключается не объект 1 контроля (как для а >1), а генератор 5 тестовых сигналов. Работа устройства осуществляется так же, как и для а ) 1, но учитывая, что при а с1 коммутаторы 4 и 13 обеспечивают подключение к своим выходам соответственно выходы объекта 1 контроля и генератора 5 тестовых сигналов (при а > 1 наобоа рот), то соответственно меняется и очередность коммутации входных сигналов в первом коммутаторе 2. Это обеспечивается подачей на его управляющий вход инверсного управляющего сигнала с выхода 15 блока 6 управления. Б первом такте на информационный вход блока 11 поступает преобразованный в код Иб аналоГо-цифровым преобразователем 3 выходной сигнал объекта 1 контроля, который может находиться в пределах от (001(+Бд) до (ЗЕ7 -К ). Во втором такте на информационный вход блока 11 поступа(( ет преобразованный в код 11 выходной сигнал блока 12 деления, который может находиться в пр делах от (001<6 +

+И ) до (3E8l6 -Ид ) .

При a(1 коды N и И,> должны удовлетворять соотношению (0011 +Nл) < (( б

< („/N ) (ЗЕ716 -Г ) . Тестовый. сигнал генератора 5 тестовых сигналов выбирается из условия минимальной погрешности квантования, Это условие выполняется, когда на аналого-цифровой преобразователь 3 в первом и втором тактах преобразования поступают сигналы, соответствующие максимально возможным кодам для заданно-! го режима. работы, N =(ЗЕ7 6 -N ), No (ЗЕ8<б 21д)

На выходе блока 11 десятичный эк( вивалент результата деления а =Но х

X -†„- всегда меньше единицы, имеет три знака после запятой и может находиться в пределах от (0,001;=)001 ) до (О, 9991о 7 ЗЕ 716 ) °

Сравнение результата а4 с кодами граничных уставок осуществляется так же, как и при а > i, при этом дЕсятич I 647520 1 0 ный эквивалент кодов граничных уста- вок также меньше единицы. Кроме того,, при а <1 на каждом i-м шаге итерации . (х1,2. ° ..) коэФФициент делении управляемого делителя 12 устанавливается равным не а... а 1/а;

Блок 6 контроля работает следующим образом.

До начала контроля при отсутствии сигнала "Запуск", что соответствует логическому "0" на втором выходе пульта 40 управления, счетчик 43 сброшен, а элемент И 42 не пропускает импульсы с выхода 41 генератора тактовых импульсов на счетчик 43 °

Кроме того, по логическому "0" на выходе 16 блока 6 управления сброшены в нуль счетчик 9, триггеры 53 и 54 блока 7 принятия решения, а также буферные регистры 59 и 60, установлены выходной код (FFF) регистра 61 и код (ЗЕ8) регистра 62 блока 11, До начала контроля выбирается необхо» димый режим работы устройства (а< 1 25 или а Ъ1), это обеспечивается установкой в необходимое положение пере, ключателя на пульте 40 управления, в результате чего на его третьем выходе устанавливается соответствующий логический уровень ("О" или " 1"), С . пульта 40 управления задается режим работы генератора 5 тестовых сигналов. Это обеспечивается установкой в необходимое положение клавишных.переключателей управления генератором 5 тестового сигнала, в результате чего на первом выходе пульта 40 управления устанавливается соответствующий управляющий кодо В 40 блоке 10 хранения уставок устанавливаются граничные значения контролируемого параметра для каждого шага итерации, ! 45

При нажатии клавиши "Запуск" на пульте 40 управления сигнал логической "t" íà его втором выходе разрешает прохождение тактовых импульсов . с выхода генератора 41 тактовых им-. пульсов через элемент И 42 на счетный вход счетчика 43. Счетчик 43 формирует адрес ячеек памяти узла 44 . памяти управляющих сигналов, В результате чего по тактовым импульсам на выходах последнего, а следователь,но, и на соответствующих выходах блока 6 управления устанавливается необходимая комбинация управляющих

Ф сигналов, которые осуществляют синхронизацию работы устройства .

Кроме того, сигнал "Запуск" посту ает на выход 16 блока 6 управления и переводит в рабочее состояние блок

7 принятия решения, счетчик 9 и блок

11, Сигнал на выходе 14 блока 6 управления управляет работой генератора 5 тестовых сигналов. На выходе 15 устанавливается необходимый логический уровень для управления первым коммутатором 2. Данный логический уровень формируется на пятом выходе узла 44 памяти управляющих сигналов и через элемент ИСКЛЮЧАКР ЕЕ ИЛИ 45 поступает на выход 15 блока 6 управления, причем в зависимости от режима работы устройства (а ) 1 или а с 1) логичес« кий уровень подается в прямом или инверсном состояниях, это обеспечивается подачей на второй вход элемента HCKJINHAKUlEE ИЛИ 45 сигнала управления режимами с третьего выхода пульта 40 управления, который также поступает через выход 17 блока 6 управления на управляющие входы второго

4 и третьего 13 коммутаторов и блока 11. На выходе 18 формируется импульс запуска блока 12 деления, на выходе 21 - импульс запуска аналогоцифрового преобразователя 3.

На выходе 19 формируются импульсы записи выходных кодов аналого- И цифрового преобразователя 3 11. и Н ! l в блок 11 соответственно в пеовом и во втором тактах преобразования.Перисд следования тактовых импульсов превышает суммарное время срабатывания блока 11, и блока 7 принятия решер С ния; Если после записи кодов N, и N4 в блок 11 за следующий период тактовых импульсов в блоке 7 принятия решения не принято решение о годности объекта контроля и не произойдет остановка работы устройства, то на выходе 20 блока 6 управления формируется импульс для наращивания выходного.кода счетчика 9, н начинается новый цикл контроля. Остановка работы устройства осуществляется подачей логического "0" с выхода 32 блока 7 принятия решения на вход 22 блока 6 управления, закрывающего по первому входу элемент И 42. Установка устройства в исходное состояние осуществляется установкой в исходное состояние клавиши "Запуск" пульта 40 управления.

1647520

Блок 7 принятия решения работает следующим образом.

Компараторы 46-49 осуществляют сравнение кода а, поступающего на вход 24 блока 7 принятия решения, с кодами N @! М „-, »1 „, N, поступающими соответственно на входы 26-29 блока 7. Если выполняется условие !! !!

Ю@< a1

Если а СИ1 или а, >081, то "1"

1 появляется на выходе компараторов 49 или 46 соответственно, а следовательно, и на выходе элемента ИЛИ 51, в результате чего срабатывает триггер

54, что соответствует результату ."Не годен". Срабатывание триггеров 53 и

54 происходит в момент прихода на их счетные входы импульса, поступающего 25 на вход 25 блока 7 решения с выхода

39 блока 11, одновременно .с кодом а, но задержанного элементом 52 задержки на время, необходимое для сравнения кодов компараторами 46-49. Если после проведения очередного цикла принято какое-либо решение (" Годен" или "Не годен"), т,е, на выходе одного из триггеров 53 и 54 логическая

"1", то на выходе элемента ИЛИ-НЕ

55 появляется логический 0, который !! !!

35 поступает на вход 22 блока 6 управления и прекращает работу устройства, Если же после проведения i-го цикла контроля решение не принято, т.е„ 4 код а попал в одну из дополнительных допусковых зон, то устройство автоматически переходит к (i+1)-му циклу контроля, что обеспечивается установкой необходимых управляющих сигналов на соответствующих выходах

45 блока 6 управления. Установка триггеров 53 и 54 в исходное состояние осуществляется подачей логического

"0" на их входы установки в нуль.

Вычислительный блок 11 работает следующим образом.

В буферный регистр 59 осуществляется запись двенадцатиразрядного шестнадцатиричного кода N„ который

> — 55 может находиться в пределах от 1, =)

700116до 4095< =7FFF<6, а в буферный регистр 60 — код N;, который может находиться в пределах от 1 !д

)001 6 до 1000 >ЗЕ8 << (ограни-

16 чение диапазона .вызвайо удобством дальнейших вычислений). Запись кодов, ! осуществляется в момент перехода ло- . гического сигнала на их входах запи"0" "1"

Инвертор 56, включенный в цепь сигнала записи буферного, регистра

60, обеспечивает поочередную запись

>! кодов N- и N„ в первом и втором так1 1 тах каждого цикла контроля. Во втором такте после записи в буферный (! регистр 60 код,5 в преобразователе я 1 и

63 кодов преобразуется в код 1/И

Под воздействием импульса записи с выхода формирователя 58 импульса ! коды множимого Б и множителя 1/N ! l записываются в двенадцать старших разрядов (с А15 по A4) входных регистров умножителя 66, причем в младших разрядах (с АЗ по АО) записываются нули. !

Выходной к од пр сиз в еде ния à j = N ° X

Х вЂ” — записан в двенадцати старших

>1 !! ! разрядах (с А15 по А4) выходного регистра умножителя 66 и может находиться в пределах от 0,001,о -7001 6 дс> 4,095, 7 FFF, причем десятичный с эквивалент выходного кода умножителя

66 имеет три знака после запятой.

Умножитель 67 по сигналу "Запись", поступающему с выхода формирователя

58 импульсов через элемент 68 задерж ки, осуществляет умножение результата а,, полученного на выходе. умножителя 66, на результат а;,, полученный в предыдущем цикле контроля и хранимый в регистре 62, причем коды множимого а и множителя а; „ запи- шутся в двенадцати старших разрядах (с А15 по A4) входных регистров умножителя 67.

Кроме того, в первом цикле кочтроля (i=0) на выходе регистра 62 устанавливается код, равный 1,000 „ -)

=)3E8<, под воздействием сигнала

"Сброс", поступившего перед началом работы устройства с выхода 16 блока

6 управления. Новое значение контгс ролируемого параметра a;=N;, N a;I, округленное до двенадцатиразрядного кода, десятичный эквивалент которого имеет три знака после запятой, записывается в регистр 62 с приходом на еге вход записи импульса с выхода формирователя 58 импульса через элементы 68 и 69 задержки.

1647520

1 1 а в для à у.1

1+У д

1 а у-, для а (1, + а а =а

1 !

Таким образом, двенадцатиразрядный код контролируемого параметра а устанавливается на выходе 38 блока 11. Кроме. того, этот код поступает на первый информационный вход умножителя 67, а также иа ичформационные входы преобразователей 64 и 65 кодов. В зависимости от величины контролируемого параметра а > 1 или а г.1 устанавливается логический сигнал на входе 33 блока 11, который подключен к входам "Выбор микросхем" преобразователя 65 кодов прямо и преобразователя 64 кодов через инвертор 57, обеспечивая работу одного из них в зависимости от режима работы а 1 или а (1, При а (1 выходной код преобразователя 64 кодов. соответствует а

1 ° а при а 1 выходной код преобразователя 65 кодов - 1/а . .Таким образом, значение контролируемого параметра а, преобразованное в код коэффициента деления, поступающий на вход делителя блока 12 по импульсу записи, с выхода элемента 69 задержки через элемент 70 задержки, записывает,ax o к(1+п)+ц а =а

1 . Х а к(1+ 1)+Д

ГДЕ11= « — — -х k(1+ ()

40; х© — тестовый сигнал, формируемый генератором 5 тестовых сигналов

k,Q 1 — коэффициент преобразования, аддитивная и мультипликатив45 ная погрешности аналого-цифрового преобразователя 3.

Итерация продолжается до тех пор, пока код а не выйдет за пределы до1 полнительных допусковых зон, т.е. если выполнено одно из условий и 11 р а; с N д,р или а1,"ь N, (принимается решение "Не годен"), N>,(a (N >, (принимается решение "Годен" ). Причем в обоих случаях влияние погрешности аналого-цифрового преобразователя

3 на результат контроля исключается, l в результате чего повьппается его достоверность. ся в буферный регистр 61 и поступает на выход 37 блока 11 для установки коэффициента деления на входе делителя блока 12 в следующем цикле контроля, причем в первом цикле контроля (х=О) на выходе буферного регистра 61 под воздействием сигнала

"Сброс в код FFP", поступившего перед началом работы устройства с выхода 16 блока 6 управления, устанавливается код, соответствующий коэффициенту деления на входе делителя блока 12, равный единице. Управляющий импульс с выхода элемента 70 saдержки через выход 39 блока 11 поступает на вход 25 блока 7 принятия решения для синхронизации последнего, Устройство осуществляет итеративную коррекцию погрешности контрольно-измерительного канала, тем самым исключая ее влияние на достоверность результатов контроля. После

i-го шага итерации код а эквивар лентный контролируемому параметру а, с учетом погрешности аналого-.цифрового преобразователя 3 равен:

Максимально возможное число шагов итерации и определяет тем шагом итерацйи i=n; при котором погрешность результата измерения становится меньше дискретности аналого-цифрового преобразователя 3.

Ширина дополнительных зон Га — Ф

Н "4 аат J и (аб-kр; абт „ выбираатсв исходя из максимального значения погрешности gi результата измерения

1 а, на каждом шаге итерации. С каждым шагом итерации значение погрешности уменьшается, а следовательно, уменьшается и ширина дополнительных допусковых зон (стремится к нулю), что увеличивает с капщым шагом вероятность выхода за ее пределы результата измерения а, а значит и вероятность принятия достоверного решения о качестве объекта 1 контроля.

1647520 .

Формула изобретения

1, Устройство для автоматизированного контроля параметров, содер жащее первый коммутатор, зторой ком5 мутатор, аналого-цифровой преобразователь, блок управления, блок принятия решений, блок индикации и генератор тестовых сигналов, управляющий 10 вход которого соединен с первым выходом блока управления, а выход связан с выходом устройства, служащим для подключения по входу объекта контроля и с первым информационным входом второго коммутатора, выход и управляющий вход которого соединены

"соответственно с первым информационным входом первого коммутатора и вто- рым выходом блока управления, третий Z0 выход которого соединен с управляю:щим входом первого коммутатора, выход которого соединен с информационным входом аналого-цифрового преобразователя, управляющий вход которого . соединен с четвертым Выходом блока управления, пятый выход которого соединен с входом сброса блока принятия решения, первый, второй и третий выходы которого соединены соответствен- 30 но с первым и вторым входами блока индикации и входом блока управления, второй информационный вход второго коммутатора является входом устройстВаj служащим для пОдключения к Выходу объекта контроля, о т л и ч аю щ е е с я тем, что, с целью повышения достоверности результатов контроля за счет итерационного метода коррекции погрешности измерения, в 40 устройство введены третий коммутатор, блок деления, блок обработки результата измерения, счетчик и блок хранения уставок, вход и первый, второй, третий и четвертый выходы которого соединены соответственно с выходом счетчика и первым, вторым, третьим и четвертым входами задания уставок блока принятия решений, информационный вход и вход запуска которого сое- 50 динен соответственно с выходом результата и выходом готовности блока обработки результата измерения, выход задания коэффициента деления коТОРОГО СОЕДИНЕН С ВХОДОМ ДЕЛИТЕЛЯ блока деления, выход которого соединен с вторым информационным входом первого коммутатора, первый и второй информационные входы и выход третье16 го коммутатора соединены соответственно с входом устройства, выходом генератора тестовых сигналов и с входом делимого блока деления, пятый вьпсод блока управления соединен с входами сброса счетчика и блока обработки результата измерения, шестой, седьмой и восьмой выходы блока управления соединены с входом запуска блока деления, входом запуска блока обработки результата измерения и счетным входом счетчика соответственно, причем управляющие входы третьего коммутатора и блока обработки результата измерения соединены с вторым Выходом блока, а информационный вход блока обработки результата измеГ рения подключен к выходу аналого-циф° рового преобразователя.

2. Устройство по и, 1, о т л и» ч а ю щ е е с я тем, что блок обработки результата измерения содержит первый и второй инверторы, первый и второй входные буферные регистры, регистр результата, регистр коэффициента деления, первый, второй и третий элементы задержки, первый и второй умножители, первый, второй, третий преобразователи кодов и формирователь импульса, выход которого соединен с входом первого элемента задержки и первым входом первого умножителя, второй, третий входы и выход которого соедйнены соответственно с выходом первого преобразователя кодов, выходом первого входного буферного регистра и первым входом второго умножителя, второй вход которого соединен с выходом первого и входом второго элементов задержки, третий вход — с выходом регистра результата и информационными входами второго и третьего преобразователей кодов и является выходом результата блока, выход второго умножителя соединен с информационным входом регистра результата, синхровход которого соединен выходом второго и входом третьего элемента задержки, выход которого соединен с синхровходом регистра коэффициента деления, информационный вход которого соединен с выходами второго и третьего преобразователей кодов, а выход является выходом коэффициента деления блока, входы сброса первого и второго входных буферных регистров, регистра результата и регистра коэффициента деl7

1647 20, ления соединены вместе и являются входом сброса блока, выход третьего элемента задержки является выходом готовности блока, вход первого инвертора соединен с синхровходом первого буферного регистра и является синхровходом блока, выход первого инвертора соединен с синхровходом второго буферного регистра и входом формйрователя импульса, информационные входы первого и второго буферных регистров соединены и подключены к информационному входу блока, выход второго буферного регистра соединен с входом первого преобразователя кодов, вход второго инвертора соединен с входом включения третьего преобразователя кодов и является управляю" щим входом блока, выход второго инвертора соединен с входом включения второго преобразователя кодов.

3. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок принятия решения содержит первый, второй, третий и четвертый компараторы, элемент И, элемент ИЛИ, элемент задержки, первый и второй триггеры, элемент ИЛИ-НЕ, выход которого является выходом готовности блока, первые входы nepaoro, второго,. третьего и четвертого компараторов объединены и являются информационным входом блока, вторые входы первого, второго, третьего и четвертого компараторов являются соответственно первым, вторым, третьим и четвертым входами, за l0 дания уставок блока, вход элемента задержки является синхровходом блока, а выход соединен с синхровходами первого и второго триггеров, входы сброса которых соединены и подключены к входу сброса блока, первый, второй входы и выход элемента И соединены соответственно с выходом второго компаратора, выходом третьего компаратора, информационным входом первого триггера, первый, второй вхо20: — ды и выход элемента ИЛИ соединены соответственно с выходом первого компаратора, выходом четвертого компаратора, информационным входом второго

25 триггера, выходы первого и второго триггеров соединены с первым и вторым входом элемента ИЛИ и являются

Il i) соответственно выходами Годен и

"Не годен" блока.

3е

1647520

Составитель В.Гришин

Редактор И.Иулла Техред Л,Сердокова Корректор C.Øåêêàð

Заказ 1398 Тираж 487 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101