Система для контроля больших интегральных схем

 

Изобретение относится к автоматизированным системам контроля и измерения параметров сигналов и может быть использовано для контроля больших и сверхбольших интегральных схем, а также на их основе цифровых устройств. Цель изобретения - расширение функциональных возможностей за счет оценки и измерения длительности фронта, спада и импульса, периода , амплитуды и уровней сигнала, а также за счет автоматического изменения уровней и программного изменения частоты воздействия на объект. Система содержит блок памяти состояния входов-выходов, блок памяти воздействий, блок памяти откликов , блок переключения входов-выходов , блок формирования сигналов управления, группу регистров кода уровней, группу преобразователей кода уровня, аналоговый коммутатор. 3 ил,

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 G Об F 11/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4489443/24 (22) 03.10.88 (46) 07.05.91. Бюл, М 17 (72) Э.А. Аленин, П.В. Яковлев Н.И. Савкина (53) 681.3(088.8) (56) Авторское свидетельство СССР

bh 1185336, кл. G 06 F 1/00, 1985.

Система "Family TSR 6060" из проспекта

R0hol 8 Shwarz, ФРГ, 1987. (54) СИСТЕМА ДЛЯ КОНТРОЛЯ БОЛЬШИХ

ИНТЕГРАЛЬНЫХ СХЕМ (57) Изобретение относится к автоматизированным системам контроля и измерения параметров сигналов и может быть использовано для контроля больших и сверхбольших интегральных схем, а также на их

Изобретение относится к автоматизированным системам контроля и измерения параметров сигналов и может быть использовано для контроля больших и сверхбольших интегральных схем, а также на их основе цифровых устройств.

Целью изобретения является расширение функциональных возможностей за счет оценки и измерения длительности фронта, спада и импульса, периода, амплитуды и уровней сигнала. а также за счет автоматического изменения уровней и программного изменения частоты воздействия на объект.

На фиг. 1 изображена структурная схема системы для контроля больших интегральных схем (БИС); на фиг. 2 — схема блока формирования сигналов управления; на фиг, 3 — диаграмма организации многоцикловой генерации тестовых воздействий на объект контроля.

„.,5U„„1647569 А1 основе цифровых устройств. Цель изобретения — расширение функциональных возможностей за счет оценки и измерения длительности фронта, спада и импульса, периода, амплитуды и уровней сигнала. а также за счет автоматического изменения уровней и программного изменения частоты воздействия на объект. Система содержит блок памяти состояния входов-выходов, блок памяти воздействий. блок памяти откликов, блок переключения входов-выходов, блок формирования сигналов управления, группу регистров кода уровней, группу преобразователей кода уровня, аналоговый коммутатор. 3 ил, Система для контроля БИС (фиг. 1) содержит блок 1 формирования сигналов управления, в состав которого (фиг. 2) входят узел 2 приемопередатчиков данных, группа

3 элементов согласования синхросигналов, группа 4 приемников адреса, регистр 5 кода частоты, узел 6 выбора регистров, селектор О

7 адреса. преобразователь 8 кода частоты в,фь напряжение, генератор 9 тактов (регулируе- с мый). регистр 10 режимных сигналов, ре- (Я гистр 11 кода окончания цикла, счетчик 12 О адреса. регистр 13 статического адреса, регистр 14 кода начала цикла, схема 15 сравнения. регистр 16 кода номера канала, мультиплексор 17 адреса, узел 18 выделения спада, узел 19 выделения фронта, элемент И 20, 0-триггер 21, элемент И-НЕ 22, элемент И 23, элемент И 24. RS-триггер 25, элемент И вЂ” НЕ 26. Кроме того. система содержит группу 27 регистров кода уровней, группу 28 преобразователей кода уровня, 1647569 блок 29 памяти откликов, блок 30 переключения входов-выходов, аналоговый коммутатор 31, блок 32 памяти воздействий, блок

33 памяти состояний входов-выходов, объект 34 контроля, информационные 35 и управляющие 36 шины, выход 37. блока памяти откликов, выходы 38-46 узла выбора регистров, выход 47 регистра режимных сигналов блока формирования сигналов управления, выход 48 регистра кода номера канала, выход 49 мультиплексора адреса, выход 50 генератора тактов, выход 51 узла приемопередатчиков данных, выход 52 группы элементов согласования синхросигналов, выход 53 аналогового коммутатора для подключения к прибору, выход 54 блока памяти воздействий.

Система для контроля БИС работает следующим образом.

По шинам 35 из 3ВМ поступают адрес и информация, по шинам 36 — управляющие сигналы. При подаче в старших разрядах адресной части кода адреса, присвоенного в ЭВМ данной системе контроля БИС, становится активным выход селектора 7 адреса и запоминается этот активный уровень сигнала в его элементе памяти — триггере до следующего обращения к системе сигналом, поступающим с выхода группы 3 элементов согласования синхросигналов.

На узел 6 выбора регистров поступают младшие разряды адреса, которые запоминаются в регистрах памяти. Дешифрация выбранного функционального регистра системы для контроля БИС происходит только тогда, когда активен выход. селектора 7 адреса. Один из регистров системы — регистр

10 режимных сигналов, сигналы с выхода разрядов которого разрушают запись информации в регистры системы в различных режимах ее работы. Запись информации на его входах параллельной записи, поступающей с выходов узла 2 приемопередатчиков данных, происходит сигналом одного иэ выходов группы 3 элементов согласования синхросигналов, если активен выходной сигнал узла 6 выбора регистров. В регистр

13 статического адреса информация, поступающая с выходов узла 2 приемопередатчиков данных, записывается сигналом с выхода группы элементов согласования синхросигналов в том случае, если активен выход 44 узла 6 выбора регистров. Статический адрес, содержащий необходимое число разрядов, при наличии разрешения (логическая "1" в одном иэ отведенных для этого разрядов регистра 10 режимных сигналов) с выхода регистра 13 статического адреса через мультиплексор 17 адреса, с его выходов, поступает на адресные входы блока 29 памяти откликов, блока 32 памяти воздействий и блока 33 памяти состояний входов-выходов. Кроме того, в "1" устанавливается еще один разряд регистра 10 ре5 жимных сигналов, который передается по

55 шине 47 и разрешает запись информации в блок 32 памяти воздействий и блок 33 памяти состояний входов-выходов, Блок памяти состояний входов-выходов представляет собой запоминающее устройство, по числу разрядов соответствующее числу выводов проверяемого объекта, а по числу слов (глубина памяти) — числу наборов, подаваемых в тест-программе. Для удобства управления записью в память оно разделено на секции, и запись в соответствующую секцию может быть разрешена, если возбужден. соответствующий ему один из выходов в группе 38 выходных сигналов узла 6 выбора регистров. Запоминание массива блока 33 памяти состояний входоввыходов происходит следующим образом.

При выставленном значении кода в регистре 13 статического адреса устанавливется один из номеров секции запоминающих устройств в блоке 33 памяти состояний входов-выходов, при этом возбуждается один из сигналов в группе 38 выходных сигналов узла 6 выбора регистров, подготавливая одну из секций запоминающих устройств блока памяти состояний входов-выходов, Запись производится сигналом, поступающим с выхода группы 3 элементов согласования синхросигналов.

Информация, подлежащая записи, поступает с выходов узла 2 приемопередатчиков данных на информационные входы блока 33 памяти состояний входов-выходов. Последовательно или в требуемой последовательности возбуждают кодом адреса на входе селектора 7 адреса, выходы в группе 38 выходных сигналов заносят во все разряды блока 33 требуемую информацию о входахвыходах. Код "0", подаваемый в информационной части и записываемый в блок 33 памяти состояний входов-выходов, означает выход для БИС, а "1" — вход для БИС.

Следующий шаг в заполнении массива— изменение содержимого в регистре 13 статического адреса на единицу, и затем вновь повторяется процедура, описанная выше.

Структура блока 32 памяти воздействий представляет собой массив с такой же органиэацией памяти, что и блок 33. Каждая секция возбуждается соответствующим выходом иэ группы 39 узла 6 выбора регистров. Заполнение массива воздействий производится с нулевого адреса занесенного в регистр 13 статического адреса кода "все

"0" и выбором одной из секций запоминаю1647569 щих устройств в блоке памяти воздействий путем у=тановки соответствующего кода адреса на входе узла 6 выбора регистров, при котаором возбуждается один из выходов группы 39 этого узла, подготавливая выбранную группу в блоке памяти воздействий к записи информации. Информация для записи поступает на информационные входы блока 32 памяти воздействий через группу 51 выходных сигналов блока 1 формирования сигналов управления с выходов узла 2 приемопередатчиков данных. Запись информации производитсю сигналом, поступающим через шину 52 блока 1 формирования сигналов управления с выходов группы 3 элементов согласования синхросигналов. Задаются поочередно адреса всех секций на входе узла 6 выбора регистров, с помощью которых каждый раз поочередно возбуждается один из выходов в группе 39 выходных сигналов узла 6 выбора регистров и соответственно поочередно заносится информация в блок 32 памяти воздействий. Информация в регистре 13 статического адреса при этом фиксированная. Затем, изменив содержимое в регистре статического адреса, повторяют процедуру по поочередному возбуждению выходов группы 39 и занесению информации по этим адресам, Изменение кода адреса на выходе узла 6 выбора регистров поочередно возбуждает один из выходов группы 42 выходных сигналов узла 6 выбора регистров, которые через выходы 42 блока 1 формирования сигналов управления поступают на группу 27 регистров кода уровней и соответственно поочередно подготавливают один из регистров группы к записи кода уровня выходного сигнала системы. В подготовленный для записи регистр код уровня поступает на входы параллельной записи его через выходы 51 блока 1 формирования сигналов управления с выхода узла 2 нриемопередатчиков данных. Сигнал записи этого кода поступает через выход 52 управляющих сигналов блока формирования сигналов управления (фиг. 2) с выхода группы 3 элементов согласования синхросигналов. В регистр 14 кода начала цикла заносится нулевой код, Подготавливается регистр к записи активным уровнем с выхода 41 узла 6 выбора регистров. Код записи поступает с выходов узла 2 приемопередатчиков данных на входы параллельной записи регистра 14 кода начала цикла. Запись производится тем же сигналом, что и в группе 27 регистров кода уровней. Выходы кода регистра 14 поступают на входы параллельной записи счетчика 12, Запись этого кода в счетчик производится через элемент И-HE

55 поступающей с выходов узла 2 приемопередатчиков данных, Запись производится сигналом, который поступает с выхода группы

3 элементов согласования синхросигналов.

Затем устанавливается адрес регистра 10 режимных сигналов. Описанным выше спо20

22 и элемент И 23. При установленном разрешении в одном из разрядов регистра 10 режимных сигналов сигнал с его выхода поступает на один из входов элемента И-HE

22 и подготавливает его к возбуждению.

Кроме того, наличие возбужденного выхода

41 узла 6 выбора регистров. определяющего, что выбран адрес регистра начала цикла, и поступающего на вход элемента И вЂ” НЕ 22, также подготавливает его к возбуждению.

Запись в счетчик 12 адреса параллельного кода с выходов регистра 14 производится тем же сигналом записи, что и в группу 27 регистров и в регистр 14, поступающим на третий вход элемента И-НЕ 22. С выхода этого элемента проинвертированный он поступает на один из входов элемента И 23, на другой вход которого поступает сигнал высокого уровня с выхода RS-триггера 25.

RS-триггер 25 предварительно устанавливается в "0". Это осуществляется следующим образом, Сигнал установки в "0" поступает с выхода группы приемных элементов на вход

RS-триггера 25 и сбрасывает его, при этом сигнал высокого уровня с его инверсного выхода поступает на вход управления генератора 9 тактов и запрещает его генерацию.

Сигнал установки в "0" также поступает на один из входов элемента И 24, на другой вход поступает высокий уровень с выхода генератора 9 тактов, выход низкого уровня элемента И 24 поступает на вход сброса

RS-триггера 25 и сбрасывает ei о. Устанавливается адрес регистра 11 кода окончания цикла, при этом возбуждается выход 40 узла

6 выбора регистров, который подготавливает регистр к записи конца цикла, определяющего последний адрес тестового набора.

Этот код поступает с выходов узла 2 приемопередатчиков данных, Запись кода производится сигналом, который поступает на один из входов регистра 11 кода окончания цикла с выхода группы 3 элементов согласования синхросигналов, Сигналы с выходов регистра 11 поступают в виде када на одну группу входов схемы 15 сравнения. Устанавливается код адреса ре.истра 16 кода номера канала на входе узла 6 выбора регистров, в результате возбуждается его выход 43, сигнал с которого поступает на один из входов регистра 16 кода адреса номера канала и подготавливает его к записи параллельной информации на его входе, 10

20 собом в нега записывается "О", в упомянутый выше разряд, который управляет прохождением адреса на блоки 29, 32, 33, памяти через мультиплексор 17 и подтверждается "1" в разряде регистра 10, который разрешает запись информации в блоки 32 и

33 памяти. Дополнительно в "1" устанавливается разряд регистра 10, который поступает через узел 19 выделения фронта и далее через элемент И 20 на вход О-триггера 21 и сбрасывает его в ноль. При атом сигнал с инверсного выхода 0-триггера 21 разрешает работу генератора 9 тактов. В остальные разряды регистра «0 записываются нули, Временная диаграмма для этого случая представлена на фиг. 3. Выход генератора 9 подается на счетчик 12 адреса.

Установленное нулевое значение упомянутого разряда регистра 10 режимных сигналов поступает на вход мультиплексора 17 адреса и разрешает прохождение теперь через него выходов счетчика 12 адреса на выходы 49 блока 1 и далее нэ адресные входы блока 29 памяти откликов, блока 32 памяти воздействий и блока 33 памяти состояний входов-выходов. При этом в каждом иэ блоков памяти разрешены к обращению все разряди, причем блок 32 памяти воздействий и блох 33 памяти состояний входоввыходов становятся в режим чтения, а блок

29 памяти откликов — в режим записи.

Темп передачи воздействия и значений фун. кций входов-выходов на контролируемую

БИС и запись откликов в блок памяти откликов соответствуют частоте генератора 9 тактов, Если БИС не имеет входов-выходов и нет необходимости производить перекоммутацию входов-выходов в темпе проверки, то необходимо в начале работы установить в "0" соответствующий разряд регистра 10 режимных сигналов. а если требуется перекоммутация, то этот разряд регистра режимных сигналов устанавливается в "1". Связь по этому разряду управления между регистром 10 (фиг. 2) и блоком 33 (фиг. 1) осуществляется по шине 47. В случае, если упомянутый разряд регистра 10 режимных сигналов, управляющий генератором 9, установлен в "1", генерация теста и запись откликов производятся по бесконечному кольцу и сооветственно нэ выходе аналогового коммутатора 31 с установленного в регистре 16 кода номера канала на вь.ход 53 системы поступает временная диаграмма с выбранного канала.

Программным путем внешним осциллографом (нап ример, С7 17) и роиз водится обмер всех параметров сигналов; длительность импульса, длительность, фронта, длиуровень логического "О", выброс на переднем фронте, выброс на спаде. Дпя выходных воздействий измеряется уровень "0", уровень "1" и в случае необходимости изменения этих уровней меняются значения кода в соответствующих регистрах блока регистров уровней, номер которых выбирается кодом адреса на входе узла 6 выбора регистров. Изменение кода может производиться в процессе генерации динамического теста в системе либо в статическом режиме. Требуемая частота генерации устанавливае гся путем изменения содер>кимого регистра 5 кода частоты при установке соответствующего кода адреса, при котором возбуждается выход 46 уэпа 5 выбора регистров, K выходу 54 системы подключается осциллограф и измеренное значение частоты вводится в ЗВМ из осциллографа как параметр, при совпадении параметров, измеренных осциллографом и заданных в тест-программе, изменение ксдэ прекращается. Вход осциллографа после этого подкпючается к основному выходу 53 системь.— к выходу аналогового коммутатора 31. В процессе работы частота также может изменяться, при этом изменения частоты генератора оцениваются косвенно па частотным параметрам тестовых воздействий и откликов. Изменение частоты производится, в частности, дпя оценки предельных возможностей контролируемой БИС по частоте. ПGGRK@Héé разряд блока 32 5 3 4ÿòè отведен дпя записи синхросигнапэ под конкретно заданный тест дпя БИС, Синхросигнал может подключаться к входу синхронизации олсциплогрэфа дпя получения устойчивых результатов и определения всех временных параметров с привязкой к единому синхроси -налу дпя всех контролируемых каналов.

После обмера параметров на одном канале программным путем осуществляется переход к следующему коду адреса, который определяет новую контрольную точку (кэнал). И на этом канале вновь производится измерение характеристик сигнала. Для прекращения генерации динамического теста упомянутый разряд регистра 10 режимных сигналов, управляющий работой генератора 9, устанавливается в "0", тем самым пройзводится остановка работы тактового г"-нераторэ и, собственно, генерация теста. Повторный запуск теста происходит только после того, как закончится очередной его полный цикл, т.е, когда будут равны два кода; код в счетчике 12 адреса и код, записанный в регистр 11 кода окончания цикла. После этого разряд регистра 10 ретепьнасгь спада, период, амплитуда, жимных сигналов, который управляет про1647569

3Q

45

55 хождением адреса через мультиплексор 17, устанавливается в "1", а регистр lO, разрешивший запись в блоки 32 и 33 памяти, сбрасывается в "О", что определяет режим чтения откликов в ЭВМ иэ блока 29 памяти откликов при последовательном Возбуждении кодом адреса выходов группы 39 узла 6 выбора регистров и полным измерением содержимого статического адреса в регистре

13 статического адреса от нуля до конечного значения. Дальнейший анализ откликов происходит в ЗВМ, которые передаются в нее через узел 2 приемопередатчиков данных. Выход 53 аналогового коммутатора 31 может быть также подключен к входу внешнего сигнатурного анализатора, при этом необходимые синхросигналы для его синхронизации формируются в специально выделенных каналах блока 32 памяти и выдаются на выход 54 системы. 8 этом случае анализ откликов в ЭВМ не требуется.

Формула изобретения

Система для контроля больших интегральных схем, содержащая блок памяти состояний входов-выходов, блок памяти воздействий, блок памяти откликов, блок переключения Входов-выходов, причем выходы блока памяти состояний входов-Выходов соединены с первой группой входов блОка переключения Входов-выходов, Выхс ды блока памяти воздействий соединены с второй группой входов блока переключения входов-выходов, выходы которого соединены с первой группой информационных входов блока памяти откликов, о т л и ч а юи; а я с я тем, что, с целью оасширения функциональных воэможностей эа счет оценки и измерения длительности фронта, спада и импульса, периода, амплитуды и урОВней сигнал-, а также за счет автоматическог-о изменения уровней и программного изменения частоты воздействий на объект, в него введены блок формирования сигналов управления, группа регистров кода уровней, группа преобразователей кода уровня и аналоговый коммутатор, при этом в состав блока формирования сигналов управления входят узел приемопеоедатчиков данных, группа элементов согласования синхросигналов, группа приемников адреса, регистр кода частоты, узел выбора регистров, селек.rop адреса, преобразователь кода частоты в напряжение, генератор тактов, регистр режимных сигналов, регистр кода окончания цикла, счетчик адреса. регистр статического адоес-, регистр кода начала цикла, схема сравнения, регистр кода номера канала, мультиплексор адреса, узел выделения спада, узел выделения фронта, три элемента И, Э-триггер, два элемента

И вЂ” HE, RS-триггер, причем выход аналогового коммутатора является выходом результата контроля системы, группа вхсдоь управления аналогового коммутатора подключена к выходам регистра кода номера канала, группа информационных входов подключена к группе входов-выходов блока переключения входов-выходов, ксторые являются группой входов-выходов системы для подключения к обьекту контроля, выход последнего разряда блока памяти воздействий является выходом системы для синхронизации осциллографа, группа информационных входов-выходов блока формирования сигналов управления является группой информационных входов-выходов системы, группа управляющих входов-В. ixo40B блока фосмирсвания cvlfl38лов управления является группой правляюгцих ВхОдОВ-выхсдсВ системы, Гp)iïïa информациснчых входов блока формирования сигналов управления соединена с выходом блока памяти откликов, первый выход блока формирования сигналов управления соединен с входами режима блока памяти откликов, блока памяти воздействий, блока памяти состояний входов-выходов, а также группы регистров кода уровней, первая группа Выходов блока формирования сигналов управления соединена с входами адресации блока памяти откликов, блока памяти воздействий. блока памяти состояний ВхоДов-выходов, вторая группа выходов блока формирования сигналов управления соединена с входами выбора секции блока памяти откликов, блока памяти воздействий, вторОй выхсД блока фсрмироВаниЯ сигналов управления соединен с входами синхронизации блока памяти откликов, бл<.ка памяти

Воздействий, блока памяти состояний вхсДсв-evxogoa,;-ретий aslxop, блока форм«рсвания сиг алОВ управления соединен с входом записи блока памяти состояний, четвертый выход блока формирования сигналов управления соединен с входами разрешения записи блока памяти откликов, блока памяти воздействий, блока памяти состояний входов-выходов, третья группа выходов блока формирования управляющих сигналсв соединена Второй группой информационных входов блока памяти откликов, с группой информационных входов блока памяти воздействий, блс <а памяти состояний входов-выходов и реги< тров кода уровней группы, пятый выход блока формирования сигналов уг равления соединен с

Входом разрешения записи регистров кода уровней группы, выходы регис-.ров ксдг уровня группы соединены с входами пресб12 разователей кода уровня группы, выходы преобразователей кода уровня группы соединены с третьей группой входов блока переключения входов-выходов, причем в блоке формирования сигналов управления группа информационных входов-выходов узла приемопередатчиков данных и приемников адреса группы является первой группой информационных входов-выходов блока формирования сигналов управления, группа информационных входов узла приемопередатчиков данных является второй группой информационных входов блока формирования сигналов управления, управляющий вход узла приемопередатчиков данных соединен с выходом первого элемента И-НЕ, группа управляющих входоввыходов элементов согласования синхросигналов группы является группой управляющих входов-выходов блока формирования сигналов управления, группа выходов узла приемопередатчиков данных соединена с группой информационных входов регистра кода начала цикла, регистра кода окончания цикла, регистра кода номера канала, регистра статического адреса, регистра режимных сигналов, регистра кода частоты и является третьей группой выходов блока формирования сигналов управления, выходы элементов согласования синхросигналов группы соединены с управляющими входами селектора адреса, узла выбора регистров, регистра кода частоты, регистоа режимных сигналов, регистра статического адреса, регистра кода номера канала, регистра кода окончания цикла, регистра кода начала цикла, с первым входом первого элемента И, с первым входом первого элемента И вЂ” НЕ, первым инверсным входом второго элемента И-НЕ, с входом сброса D-триггера и является первым выходом блока формирования сигналов управления, группа выходов группы приемников адреса соединена с группой информационных входов узла выбора регистров и селектора адреса, выход селектора адреса соединен с входом разрешения узла выбора регистров и с инверсным входом первого элемента И-НЕ, выход регистра кода начала цикла соединен с информационным входом счетчика адреса, выход регистра кода окончания цикла соединен с первым входом схемы сравнения, второй вход которой соединен с выходом счетчика адреса, а также с первой группой информационных входов мультиплексора адреса, вторая группа информационных входов ко15

55 торого соединена с выходом регистра статического адреса, управляющий вход мультиплексора адреса соединен с выходом регистра режимных сигналов, с входом узла выделения спада, с входом узла выделения фронта. с информационным входом 0-триггера, с входом второго элемента И-НЕ, с вторым входом первого элемента И вЂ” НЕ и является четвертым выходом блока формирования сигналов управления, выход регистра кода частоты соединен с входом преобразователя кода частоты в напряжение, выход которого соединен с информационным входом генератора тактов, управляющий вход которого соединен с выходом D-триггера, выход генератора тактов соединен с входом синхронизации сЧетчика адреса, вторым входом первого элемента И и является вторым выходом блока формирования сигналов управления, первый выход узла выбора регистров соединен с входом разрешения записи регистра кода частоты, второй выход узла выбора регистров соединен с входом записи регистра режимных сигналов, третий выход узла выбора регистров соединен с входом записи регистра статического адреса. четвертый выход узла выбора регистров соединен с входом записи регистра кода номера канала, пятый выход узла выбора регистров является пятым выходом блока формирования сигналов управления, шестой выход узла выбора регистров соединен с входом записи регистра кода начала цикла и с вторым инверсным входом второго элемента И-НЕ. седьмой выходузла выбора регистров соединен с входом разрешения записи в регистр кода окончания цикла, восьмой выход узла выбора регистров является первым выходом блока формирования сигналов управления, девятый выход узла выбора регистров является третьим выходом блока формирования сигналов управления, выход второго элемента

И вЂ” HE соединен с первым входом второго элемента И, второй вход которого соединен с синхровходом 0-триггера и с выходом RSтриггера, выход второго элемента И соединен с управляющим входом счетчика адреса, выход схемы сравнения соединен с установочным входом RS-триггера. с входом сброса которого соединен выход первого элемента И, выход узла выделения спада соединен с первым входом третьего элемента И, второй вход которого соединен с выходом узла выделения фронта, выход третьего элемента И соединен с установочным входом D-триггера.

1647569

1647569

Фиг. Р

1647569 дыхИ

pe:итра

Йод узы N ды щ

)И8ИСЩМ

®/Х49 зли 6

Bb хаУ

УювювФта

АюаФ триггвра

Жа И

8юуфыща

8жиЮ ивюю

Лиат ариггера

Фиг. 5

Составитель А.Грошев

Редактор Т.Юрчикова Техред M.Ìîðãåíòàë Корректор Л.бескид

Заказ 1649 Тираж 420 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина, 101