Разрядно-модульное арифметическое устройство

 

ИХСЗ СОВЕТСК 1Х

ССЦИАЛ 1 . 7И.1ЕД ИХ

РЕСПУБЛИК (У1) С 06 Р 7/38

ОПиьАНИЕ ИЗОБРЕ7 =НИЯ

П 10 П

ГОСУДА ттВКИИЫ1 1",ОЧИТКТ

ПО ИЯОБР1:.1ИИЯЧ И ОТКРЫТИЯМ

ПРИ ГИИТ СССР

1 (21 } 4697792. 24 (22) 29, 05 . 89 (46) 15.05.91. Бюл.. Ф 18 (72} С. В.Ильин и A. I1.ÐñóïoB (53) 681, 325 (088. 8) (56) Авторское свидетельство СССР

Р 1348822, кл. G 06 Г 7/38, 1986.

Иик Дж., Брик Дж. Проектирование микропроцессорных устройств с разрядно-модульной организщ ей.т.1 †.1.:

Мир, 1984 с ° 149, рис. 3.19, с.134, рис. 3.12. (54 ) РАЗРЯД110-ИОДУЛЫ10Г АРИФМГТИЧГСКОЕ УСТРО1 СТВО (57) Изобрет ние относится к .вычислид

2 тельной технике H Mo?i(eT быть HcIIQJI b зовано для выполнения операций сложения-накопления со сдвигом с числами в дополнительном коде и с числами без знака, в особснности IfpH выполне-нии в виде больших интегральных схем.

Целью изобретсния является повыше.,ие быстродействия. Разрядно-модульное арифметическое устройство содеряд т операционные модули 1 и ?„ регистр 3 состояния, элемент ИСКЛЮЧ 1А1 1ЩГЕ ИЛИ 4, первый и второй коммутаторы 5 и 7, элемент 6 задерт:ки с соот-,етствуюп„ii-ж связями. 1 з.п.A-лы, 2 ил.

1649534

Изобретение относится к вычислителькой технике и может быть применено для выполнекия операций сложения-накопления со сдвигом, в особенности при выполнении его в виде боль.ших иктегралыплх схем.

Цель изобреТения, — повышение быстродействия.

На фиг. 1 представлена структур-. 10 ная схема разрядно-модульного арифме тического устройства; на фиг. 2 фунКциональная схема операционного модуля.

Разрядно-модульное арифметическое 15 устройство содержит первый 1 и втор0Н 2 операционные модули, регистр 3 состояния, элеме т НСКЛ1Р1Л10ЩЕЕ ИЛИ 4, первый коммутатор 5, элемент 6 задержки, второй коммутатор 7, входы 8 и 9 2р и ипадших и и старших разрядов информационного входа устройства., выход

10 (n-1) младших разрядов младшей части информационного выхода устройства, выход 11 старшего разряда млад- 25 шей части информационного выхода устройства, выход 12 (n-1) младших разрядов старшей части информационного выхода устройства, выход 13 знакового разряда информационного выхода устрой-3р ства, вход 14 переноса устройства, выход 15 переноса устройства, вход 16 сдвига устройства, выход 17 сдвига устройства, вход 18 синхронизации устройства, первый 19. и второй ?О входы задания режима устройства, пер35 вый информационный вход 21 операционного модуля 1 (2), второй информацион ный вход 22 операд онного модуля 1 (2), .выход 23 (п-1)-го младшего разряда информационного выхода операционного модуля 1 (2), выход 24 стар— щего разряда информационного выхода операционного модуля 1 (2), вход 25 переноса операционного модуля 1 (2), гыход 26 переноса операционного модуля 1 (2), вход 2? сдвига операционного модуля 1 {2), выход 28 сдвига операционного модуля -1 (2), выход

29 младшего разряда полусуммы операционного модуля 1 (2), вход 30 синхронизации операциснного модуля 1 (2), выход 31 знака операционного модуля (2), выход 32 переполнения операционног и модуля 1 { 2) .

Операционный модуль 1 (2) состоит 55 из комбинационного сумматора 33, комбинационного сдвигателя 34, р»гистра 35, элемента ИСКЛ1ЮЧЛ10111ЕГ ИЛИ

36, выхода 37 переноса комбинационногоо сумматора 33, выхода 38 младmего разряда полусуммы комбинационного сумматора 33 и .последовательный вход 39 комбинационного сдвига теля 34.

Разрядно-модульное арифметическое устройство выполняет операции с числами со знаком в дополнительном коде и с пряслами без знака и работает следуюцдм образом, Перед началом работы регистры 35 модулей 1 и 2 и регистр 3 состояния устанавливаются в нулевое состояние (вход начальной установки устройства ке показан), Дпя работы с числами в дополнительном коде на входы 19 и 20 подаются сигналы таким образом, что первый 5 и второй 7 коммутаторы пр пускают на свои выходы информаци с выхода 28 модуля 1 и с выхода эл ента ИСКЛ1 1ЧЛ1:11ЧЕЕ ИЛИ 4 соответственно, Числа разрядностью 2г, подлежащие сложению с накоплением и со сдвигом, подаются в дополнительном коде на информационный вход устройства таким образом, что младшие и разрядов поступают по входу 8 и модуль 1, а старшие и разрядов - по входу 9 в модуль 2, Результат операции сложения-накопления со сдвигом выдается в каждом цикле работы устройства на информационный выход, причем младшие п разрядов — на выход 10 и выход 11 (старший разряд младшей части), старшие и разрядов — ка выход 12 и выход 13 (зкак результата).

Выдвигаемые в каждом цикле младшие разряды выдаются на выход 17 устройства.

В i-м цикле работы двоичное число, подпежащее сложению с накоплением,поступает через вход 21 каждого модуля на вход первого слагаемого сумматора 33. На вход второго слагаемого сумматора 33 поступает накопленное в предыдущих (i-1) циклах работы . устройства значение сумы S из регистра 35. В модуле 1 старпий разряд гторого слагаемого поступает через вход 22 с выхода 24 модуля 1.

На вход 22 модуля 2 и на выход знака 13 арифметического устройства поступает значение "истинного" знака

c fMbt $1- 1 Истикныи знак гычисля ется в 1-и цикле кз элсменti-:: 11СЕЛРЧЛ!ОЩЕЕ РЛ11 4 в cooTBCTcTk,kni c iblpaжокием:

1649534 ля 1 и 2 записаны младшая и старшая части накопленной суммы соответствен-. но, причем в знаковом (старшем) раз« рлде регистра 35 модуля 2 записано значение сигнала, установленного в т=м цикле на входе 16 устройства и сложенного по модулю два со значением выходного переноса модуля .2. Значение

t указанного разряда знаком суммы S

1 не является и в дальнейтцих вычислениях не используются. Значение "истинll t ного знака суммы S вы тисляется .в, (i+1)-м цикле работы устройства ка элементе ИСКЛЛЧЛОЦЕЕ ИЛИ 4. Так как значение N>(,,1 вычисляется в (i+1)-и цикле работы устройства на фоне выI числения S то необходимо выполкекие неравекствг, обеспечивающего исключекие времени вычисления "истинtt 20 кого знака из времени цикла работы устройства:, 1

Tr Dc(i) — D ð где Т вЂ” время формирования "истинного" знака;

D — время задержки распростраС(т1 кения сигнала от входа синхронизаттии устройства до выхода переноса пер 30 вого разряда сумматора, 25

Время TT включает в себя задержку . на элементе ИСКЛЭЧЛ1ЩЕЕ ИЛИ 4, коммутаторе 7, задержку ча вычисление лолусуммы 1 1т(,} H з.какового Разряда >ooTÓ 35 пивших ка (х+1)-м циктте данных, а также задержку на межсоединекиях.

Лля того, чтобы разрядно-модуль- . ное арифметическое устройство выполняло операции с числами без знака, необходимо вь,полнить следующие действия: установить сигналы ка входах

19 и 20 таким образом, чтобы коммутатор 5 пропускал на. свой выход информацию с выхода 28 модуля 1, à комму татор 7 — с выхода 24 модуля 2, а также установить зкачение нОн ка входе

16 устройстга. На входы 0 и 9 пода ются 2п-разрядные коды чисел. Dce . .действия, за исключением формирования старшего разряда результата, выполняются аналогично действиям с числами в дополнительном коде. Старший разряд результата форттируетсл на элементе

ИСКЛИЧИ)ЦЕЕ ИЛИ 36 модуля 2, посту 5 пает на вход 39 сдвигателя 34 и записывается и cTBpvU разряд регистра 35.

1<опфигурацпя разрядке-модульного арифметт чест(ого устройства предусматривает возможность расширения разрядности обрабатываемых данных за счет объединения пест<ольких таких устройст в, Прп этом устройства объедипяютсл аналогично тому, как объединены модули

1 и 2 в каждом из нпх. Сигналы на входах 19 и 20 устанавливаются таким образом, что в устройстве, обраб тывающем ттладшие 2п разрядов, коммутатор 5 пропускает на свой выход информацию с выхода 23 модуля 1, коммутатор 7 - с выхода 24 модуля 2, ". устройстве, обрабатывающем старшие 2п разрядов, коммутатор 5 пропускает на свой выход информацию с выхода 29 модуля 1, коммутатор 7 — с выхода элемента ИСК10ЧАНтЩЕЕ ИЛИ 4, в устройствах, обрабатывающих промежуточные группы по 2п разрядов, коммутато 5 и 7 пропускают на свои выходы ин рмацию с выходов 29 (модуль 1) и (мод.уль 2) .

При применении разрядно-модульного арифметического устройства снижаются помехи по цепям питания, так как переключение выходных буферов младшей и старшей частей информаттттоттного выхода разнесено во.времеки за счет включекия в цепь синхронизации элемента задержки, а также коэффицттент разветвления по цепи сикхрокизации.

Формул а изобретения

1. Разрядт о-модульное арифметическое устройство, содержащее первый и второй операционные модули, регистр состояния, эл.емепт ИСКЛИЧЖМПЕЕ ИЛИ, первый и второй коммутаторы, причем входы п младших и и старших разрядов информационного входа устройства соедикены соответственно с первыми информационными входами первого H второго операцттоккых модулей, выход (n-1.)-го младшего разряда и выход старшего разряда информационного выхода первого операционного модуЛя являются соответственно выходом (и-1) младших разрядов и выходом старшего разряда младшей части ипформационнаго выхода устройства, выход (n-1)-"o младшего разряда информационного выхода второго операционкor о ттодут1я является выходом (п-1) жтадшттх partрядов старшей части ипформаттттотткогс выхода устро, .ства, вход перекоса и .выход переноса которото соединенн

1649534

9 соответственно с входом переноса первого операционного моду»я н с .выходом переноса второго операционного модуля, вход перенося которого соединен с выходом переноса первого операционного модуля, выходы знака и переполнения второго операционного модуля подключены к входам первого и второго разрядов регистра состояния соотве> †.

10 ственно, вход синхронизлции первого операционного модуля подключен ко входу cHnõðonèçnöèè устройства, вы- ход элемента ИСКЛ >ЧАЯВШЕЕ ИЛИ соединен с первым информационным входом

15 второго коммутатора, о т л и ч л ющ е е с я тем, что, с целью повьпяения быстродейс.i вия, оно содержит элемент задержк», причем выходы сдвига и младшего разряда полусуммы первого

20 операционного модуля подключены соответственно к первому и второму инфор- мационным входам первого коммутатора, управлял»>ий вход которого соединен с первым входом злдл>гия ре>ю«ма устройства, л»ихой являтся выходом сдвига устройства, вход сдвига второго операционного модуля является входом сдвига устройства, вход элемента задержки подключен ко входу синхронизации устройства, выход эле-. мента задержки подключен к входу синхронизации второго операционного модуля и к входу разрешения записи регистра остоя>п я, первый и второй входы элемента ИСКЗЮЧЛ1:ЗГ1ЕЕ ИЛИ подключены к вь ходам первоеo u DtopoFo разрядов регистра состояния соответственно, выход старшего разряда информационного выхода второго операционного модуля и второй вход за40 дания режима устройства соединены соответственно со B>орым информационным н управля>ощим входами второго колмутатора, выход которого является выходом знакового разряда информационного выхода устройства и соединен с вторым инЗ>ормационнь>м входом второго операционного модуля, выход старшего разряда информационного выхода первого операционного модуля со- 50 единен с вторым информационным входом первого операционного модуля, выход младшего разряда полусуммы второго . операционного модуля соединен с входом сдвига первого операционного модуля.

2, Устройство по n ° 1, о т л пч л ю щ е е с. я тем, что операционный модуль содержит комбинационный сумматор, комбинацноннь>й сдвиглтель, регистр и элемент 11СКЗЮЧЛИЦЕЕ ИЗП1, причем вход первого cn;3reåìoãо комбпнлцпон ногo суммлто1>л nogKri>oweH первому информационному входу операционного модуля, выход суммы комбинационного сумматора подключен к параллельному Входу комбинлциОННОГО сдвиглтеля, параллельный выход которого подключен к информационному входу регистра, выходы (n-1)-го л>плд— шего разряда которого соединены с входлл>и соответстнуюцих разрядов входа второго слагаемого комбинационного сумматора и являя тся выходом (п-1)-гo младшего разряда информационногo »ыходл операционного модуля, выход стлршего разряда регистра является выходом старшего разряда информлцис>н>ого выхода операционного модуля, вход и выход переноса комби нлционного сумматора подключены к входу и выходу переноса операционного модуля соответственно, выходы старшего разряда суммы и переполнения ко>«бинлционного сумматора подключены к выходам знака и переполнения операционного модуля соответственно, последователвнь.й выход комбинационного сдвигателя подключен к выходу сдвига операционного модуля, вход разрешения записи регистра подключен к входу синхронизации операционного модуля, первый и второй входы элемента ИСКЗЮЧЛИЦЕЕ ИЗЛ подключен к выходу переноса комбинационного сумматора и ко входу сдвига операционного модуля соответственнО выход элемента ИСКЛ )ЧЛВЩГЕ ИЛИ подключен к последователт ному входу комбинационного сдвиглтеля вход старшего разряда входа второго слагаемого комбинационного сумматор."; подключен к второму níi>>opèàöèonnoèó входу операционного модуля, выход лвтапшего разряда полусу>«мы комб;.Национного сумматора является соответствую>.ì выходом опер ционнго модуля.

1649534

Составитель А. Клюев

1 ел-"-к:.ор Л, Пчолинская Техред П;Олийнык Корректор Н. Ревская

Зак"=- 1522

Подписное

Тираж 402

F;.",:.i".,GÛ Государстгенного комитета по изобретениям и открытиям при ГКНТ СССР

113015, Москва, Ж-35, Раушская наб., д. 4/5

П„", .":.з.:.одственно-издательский комбинат "Патент", . Ужгород, ул. Гагарина, 101