Детектор частотно-манипулированного сигнала

 

Изобретение откосится к радиотехнике . Цель изобретения - повышение точности детектирования сигналов с малым разносом несущих частот при одновременном увеличении числа детектируемых частот. Детектор содержит формирователь 1 информационного сигнала , г-р 2 импульсов, делитель 3 частоты , счетчик 4 импульсов, дешифратор 5, постоянные запоминающие блоки 6 и 24, эл-ты ИЛИ 7 и 8, D-триггеры 9,10,12,17,18,19 и 20, зл-ты НЕ 11, 14 и 16, эл-ты И-НБ 13 и 15, регистры 21, 22, 23 и 25 и источник 26 сигнала логической 1 Повышение точности детектирования сигналов обеспечивается за счет устранения провалов и выбросов на выходах устройства, которые возможны в условиях действия импульсных помех, когда в канале связи в посыпке одной частоты может присутствовать один или несколько периодов непередаваемой частоты. Увеличение числа детектируемых частот расширяет функциональные возможности детектора, т.к. в ряде случаев имеется необходимость в применении устройств , имеющих три выхода. 1 ил. SS (Л

СВОЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (11) (рц5 Н )4 1. 27/14

Лад

ГОСУДАРСТВЕННЫЙ HGMHTET

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4429953/09 (22) 24.05.88 (46} 15.05.91. Бюл. V- 18 (71) Конструкторско-технологическое бюро с опытным производством Белгазтехника" (72) А.M.Ганн, Л.A.Ñóøêî, В.В.Шангин, M.П.Тарасенко и О.И.11алявко (53) 621.376.52(088.8)

I (56) Авторское свидетельство СССР

Ф 1354432, кл. Н 04 L 27/10, 11 ° 05.86. (54) ДЕТЕКТОР ЧАСТОТНО-ИАНИПУЛИРОВАННОГО СИГНАЛА (57) Изобретение относится к радиотехнике. Цель изобретения — повышение точности детектирования сигналов с малым разносом несущих частот при одновременном увеличении числа детектируемых частот. Детектор содержит

2 формирователь 1 информационного сигнала, г-р. 2 импульсов, делитель 3 частоты, счетчик 4 импульсов, дешифратор 5, постоянные запоминающие блоки

6 и 24, эл-ты ИЛИ 7 и 8, D-триггеры

9,1(),12,17,18,19 и 20, зл-ты НЕ 11, ! 4 и 16, эл — ты И-HF. 13 и 15, регистры 21, 22, 23 и 25 и источник 26 сигнала логической "1". Повышение точности детектирования сигналов обеспечивается эа счет устранения провалов и выбросов на выходах устройства, которые возможны в условиях действия импульсных помех, когда в канале связи в посылке одной частоты может присутствовать один или несколько периодов непередаваемой частоты. Увеличение числа детектируемых частот расширяет функциональные воэможности детектора, т.к. в ряде случаев имеется необходимость в применении устройств, имеющих три выхода. 1 ил .

i 6-". 9683

Изобретение относится к радиотехнике и может быть испол1 зовано в цифровых системах обработки частотно" манипулированных сигналов.

Цель изобретения — повышение точ" ности детектирования сигналов с малым разносом несущих частот при одновременном увеличении числа детектируемы 1 частот. 19

На чертеже представлена функциональная электрическая схема предлагаемого детектора частотно-манипулированного сигнала.

Детектор частотно-манипулирован- «5 ного сигнала содержит входной формирователь 1 информационного сигнала, генератор 2 импульсов, делитель 3 частоты, счетчик 4 импульсов, депп1фратор 5, первый постоянный запоминающий -,0 блок 6, первый 7 и второй 8 элементы

ИЛИ, первый 9 и второй 10 D-триггерь1, первый элемент НЕ 11, третий 13-триггер 12, первый элемент И-НЕ 13, второй элемент НЕ 14, второй элемент . 25

И-НЕ 15, третий элемент НЕ 16, четвертый t7, пятый 18, шестой 19 и седьмой 20 D-триггеры, первый 21 и второй 22 регистры, третий регистр 23, второй постояиньы запоминаю1ш1й блок

24, четвертый регистр 25 и источник.

26 сигнала логической "1".

Детектор частотно-манипулированного сигнала работает следующим образом. с .г5

Входной формирователь 1 информационного сигнала предназначен для преобразования входного сигнала в цифровой сигнал, например сигналов телефонной линии связи в цифровой сигнал. Он мажет также осуществлять селекцию по принципу: широкая полоса— ограничитель — узкая полоса.

Генератор 2 импульсов, первый 11, второй 14 и третий 16 элементы НЕ, третий Р-триггер 12, первый 13 и вто- рой 15 элементы И-НЕ, делитель 3 частоты, а также первый 9 и второй 10 .

D-триггеры представляют собой блок управления. Четвертый 17, пятый 18 шестой 19 и седьмой 20 D-триггеры, первый 7 и второй 8 элементы ИЛИ, счетчик 4 импульсов, первый 21 и вто-.. рой 22 регистры, а также источник 26 сигнала логической "1" представляют собой преобразователь период — код.

D-триггеры 17-20 генерируют последовательности импульсов сдвинутых Одлн

ОтнОсительнО rIpyroro и.пОвтОряющих частоты входного модулированного сообщения. Первая последовательность импульсов через второй элемент ИЛИ 8 поступает на синхровход первого регистра 21. При этом на выходе первого регистра 21 фиксируются двоична-десятичные коды счетчика 4 импульсов, or.ределя1ощие длительности периодов вхадного сигнала. В следующие за этими моменты времени импульсы второй последовательности, поступающие на вход устаповки счетчика 4 импульсов, сбрасывают его, после чегo возобновляется заполнение счетчика 4 импульсов импульсами опорной частоты. При дпительных перерывах связи а также в случае действия помех возможна переполнение счетчика 4 импульсов. В этом случае высокий уровень напряжения с выхода старшего разряда счет.ика 4 импульсов блокирует первый элемент ИЛИ 7, а так.же устанавливает на выходе втор .га элемента ИЛИ 8 высокий уровень логическага напряже11ия фиксиру1ощий на выходе первого регистра 21 нулевой кад счетчика и1птульсав. Таким ааразам осуществляется огра1т=:чение частотной характеристики детектора снизу. Дальнейшая демодуляция осуществляется аа три микрацикла. В первом микроцикле выход11ои . .ад ьтервого регнстра 21 перепись1вается ва второй регистр 22„ ап еделяющий показания дешифратора 5.

Дешифратор 5 предназначен,цля преобразования двоична-десятичного кода второго регистра 22 в унитарнь.й двси -ный кад. Стар1тий разряд де1ш1фратара отвечает за селекцию верхней несущей ча-тоты (например, i,,l кГц), промежуточный — за селекцию средней несущей часта .".ь1 (на11 имер, (р 5 кГ1"„, а младший — за селекцию нижней несущей частоты 1,например, 1,3 крц) при условии, чта дешифратор имеет три выхода. У1тамянутый унитарный код G5 " рабатывается третьим регистрам 23> первым постоянным запамина1о111тп1 блоком

6, вторым запа1 "тнающим блокам 24 и четвертым регистром 25, которые представляют собой лаги еский блок. При этом и 1в..й постоянный =-:aïoìII-".а1оший блок и третий регистр 23 определяют функцию переходов, а второй постоянный запоминающий блок 24 и четвертый регистр 25 — функцию выходов.

Четвертый регистр 25 фиксирует новое значение второго пастаяннага запамина1сщего блока 24. В третьем . . 19683

6 микpc;:плкле тре;ий регистр 23 фикси— рует новое зна-ение перз ого постоянного запоминающего блока 6.

1 овьш1ение точности,цетектнрования сигнала обеспечивается за счет устранения провалов и выбросов на выходах устройства, которые возможны в условиях действия им-.ульсных помех, когда в канале связи в посылке одной часто- g ты может присутствовать один или несколько периодов непередаваемой частоты. Увеличение числа детектируемых частот расширяет функциональные возможности детектора, так как в ряде случаев имеется необ:.одимость в применении устройств, имеющих три выхо-. да. Ыи этом третий выход можно использовать, например, для управления в системах обработки информации.

Схемотехнхческое построение предлагаемого детектора позволяет изменять значения IIp« имаемых частот., форму гистерезиса, время ггерехода с одной частоты на другун. Для этor о необхо- 25 димо изменить прошивку постоянных запоминаюгшлх блоков и дешифратора.

Устрой:тво может быть реализовано на интегральных микросхемах серии 555, дешифратор — на КР556РТ15, первый постоянный запоминающий блок 6 — на

I(r 556PT1 8, а-|орой постоянный salro v.— нающий блок 2ч — на КР556PT I 6 . формула изобретения

Дет ектор аст отно-манипулир ов ан ноо сиг а,, содержащлй входной форми рователь информационного сигнала, генератор импульсов. делитель частоты,ло счетчик импульсов, дешифратор, первый ггостоянный запоминающий блок, первый и второй элементы ИЛИ, первый и второй триггеры, о т л и ч а ю,;, и йс я тем, что, с целью говышения точ- 45 ности детектирования сигналов с малым разносом несущих частот при одновременном увеличении числа детектируемых частот,, введены последовательно соединенные первый элемент HE и тре- О тий D-трггггер, прямой выход которого

"сединеrl с первым входом первогo элемента И†HE, выход которого соединен с входом второго элемента НЕ, инверсныл выход третьего D-триггера соеди55 нен. с его информационным входом и с первым входом второго элемента И-НЕ, в1гход которого соединен с входом третьего элемента НЕ и с тактовым входом первого D-триггера, втсрме гходы первого и второго элеменгов И-НЕ соединены с входом первого элемента НЕ и с выходок генератора импульсов, последовательно соединенные четвертый, пятый, шесток и седьмой D-триггеры, последовательно соединенные первый и второй регистры, третий регистр и последовательно соединенные второй постоянный запоминающий блок и четвертый регистр, выходы которого являются выходамн де".åêòîðà частотно-манипулированного сигнала, при этом тактовыи вход четвертого D-триггера соединен с выходом входного формирователя информационного сигнала, информационный вход чет- . вертого D-триггера и его вход сброса соединены с выходом источника сигнала логической "t" и с инверсным выходом седьмого D-триггера соответственно, прямой выход седьмого D-триггера соедйнен с входом установки счетчика импульсов, тактовый вход пятого D-триггера соединен с выходом первого эле-. мента И-НЕ и. с первым входом первого элемента ИЛИ, тактовый вход шестого

D-триггера соединен с выходом третьего элемента НЕ и с тактовым входом второго D-триггера, тактовый вход седьмого D-триггера соединен с входом третьего элемента НЕ, информационные входы пятого, шестого и седьмого

D-триггеров соединены соответственно с их входами сброса,,информационные входы первого и второго D-триг.геров соединены с выходом делителя частоты, вход которого подключен к выходу второго элемента НЕ, и с син-. хровходом второго регистра, первый вход второго элемента ИЛИ соединен с информационным входом седьмого

D-триггера, вторые входы первого и второго элементов ИЛИ подключены к выходу старшего разряда счетчика импульсов, вход которого соединен с выходом первого элемента ИЛИ, выходы других разрядов счетчика импульсов соединены с соответствующими входамл первого регистра, синхровход которого поДключен к выходу второго элемента ИЛИ, выходы второго регистра соединены с соответствующими входами дешифратора, первая группа выходов дешифратора соединена с первой группой входов первого постоянного запоминающего блока и с второй группой входов второго постоянного заломинающего блока, первая группа вхо