Мажоритарное устройство

 

Изобретение относится к импульсной технике. Цель изобретения - повышение помехоустойчивости устройства при одновременном его упрощении. Устройство содержит N каналов, каждый из которых состоит из входной шины, D-триггера, первого и второго элементов И, мажоритарного элемента, счетного триггера, элемента ИЛИ, первого и второго элемента задержки, третьего элемента И и выходной шины. В каждом канале входная шина соединена с первыми входами первого и второго элементов И и информационным входом D-триггера, тактовый вход которого связан с выходом первого элемента И, а выход - с вторым входом второго элемента И и с соответствующим выходом элемента ИЛИ, выход которого через первый элемент задержки соединен с первым входом третьего элемента И. Выходы вторых элементов И подключены к соответствующим входам мажоритарного элемента, выход которого соединен с выходной шиной и с входом счетного триггера. выход которого через второй элемент задержки связан с вторыми входами первых элементов И и третьего элемента И, выход которого соединен с входами установки нуля D-триггеров. Устройство обеспечивает мажоритарную обработку бинарных сигналов в условиях действия различных помех. 3 ил.

Изобретение относится к автоматике и вычислительной технике и может быть использовано в высоконадежных многоканальных системах передачи и обработки информации. Информация передается бинарными сигналами, которые формируют N передающих устройств. Импульсы бинарного сигнала следуют синхронно в каждом из N каналов системы на мажоритарное устройство, которое должно пропускать бинарные сигналы на выход при наличии бинарных сигналов на большинстве его входов. Целью изобретения является повышение помехоустойчивости при упрощении устройства. На фиг.1 приведена функциональная схема трехканального варианта мажоритарного устройства; на фиг. 2 и 3 временные диаграммы его работы. Схема содержит каналы 1 -3 мажоритарного устройства, D-триггеры 4.1-4.3 соответственно каналов 1-3, входные шины 5.1-5.3 соответственно каналов 1-3, первые элементы И 6. 1-6.3 соответственно каналов 1-3, вторые элементы И 7.1-7.3 соответственно каналов 1-3, элемент ИЛИ 8, мажоритарный элемент 9, счетный триггер 10, выходную шину 11, элементы задержки 12 и 13 и третий элемент И 14. Входные шины 5.1-5.3 соединены соответственно с информационными входами D- триггеров 4.1-4.3, с первыми входами элементов И 6.1-6.3 и с первыми входами элементов И 7.1-7.3, вторые входы которых связаны соответственно с входами элемента ИЛИ 8 и соответственно с выходами D-триггеров 4.1-4.3, тактовые входы которых соединены с выходами элементов И 6.1-6.3. Выход элемента ИЛИ 8 связан с входом элемента задержки 12, выход которого соединен с первым входом третьего элемента И 14, выход которого подключен к входам установки нуля D-триггеров 4.1-4.3. Выходы элементов И 7.1-7.3 соединены соответственно с входами мажоритарного элемента 9, выход которого связан с выходной шиной 11 и с тактовым входом счетного триггера 10, выход которого подсоединен к входу элемента задержки 13. Выход элемента задержки 13 подключен к вторым входам элементов И 6.1-6.3 и к второму входу третьего элемента И 14. На фиг. 2 и 3 представлены следующие временные диаграммы: 15-17 сигналы соответственно на входных шинах 5.1-5.3; 18 сигналы на выходе элемента задержки 13; 19-21 сигналы соответственно на выходах элементов И 6.1-6.3; 22-24 сигналы соответственно на выходах D-триггеров 4.1-4.3; 25 сигналы на выходе элемента ИЛИ 8; 26 сигналы на выходе элемента задержки 12: 27 - сигналы на выходе элемента И 14; 28-30 сигналы соответственно на выходах элементов И 7.1-7.3; 31 сигналы на выходе мажоритарного элемента 9 и на выходной шине 11; 32 сигналы на выходе счетного триггера10. Мажоритарное устройство работает следующим образом. В исходном состоянии D-триггеры 4.1- 4.3 находятся в состоянии логического "О", счетный триггер 10 в состоянии логической "1" (шина первоначальной установки на фиг. 1 не показана) и на втором входе элемента И 14 присутствует сигнал в виде логической "1", поступающий на него через элемент задержки 13 с выхода счетного триггера 10. Бинарный информационный сигнал состоит из двух импульсов в виде логической "1", и разделен паузой в виде логического "О" (см. фиг. 2 диаграмма 15. далее для сокращения соответствующая диаграмма будет указана только номером фиг. 2.15). Информационные сигналы поступают на каналы мажоритарного устройства с передающего устройства вместе с различными помехами: короткими импульсными и длинными помехами в виде постоянного высокого уровня. Импульсные помехи могут располагаться как между импульсами бинарного сигнала, так и между бинарными сигналами, причем в бинарном сигнале может отсутствовать один из импульсов, но в то же время будет импульс помехи. Один из вариантов поступления сигналов и помех в первый, второй и третий каналы мажоритарного устройства представлен на фиг. 2.15, 2.16, 2.17 соответственно. Этот вариант не исчерпывает всех возможных, но позволяет проследить работу устройства в типичной ситуации и по аналогии в других возможных случаях. На фиг. 2.15, 2.16, 2.17 представлен следующий порядок поступления сигналов и помех: в первый момент времени t₁ во второй канал поступает короткий импульс помеха; во второй момент времени t₂ во все три канала поступают первые импульсы бинарного сигнала, импульс в третьем канале изображен пунктиром, так как в описании рассматривается и вариант с отсутствием первого импульса в третьем канале ситуация с наличием двух первых и двух вторых импульсов бинарных сигналов, но лишь одного бинарного сигнала; в третий момент времени t₃ во второй канал поступает короткий импульс помеха: в четвертый момент времени и в первый и третий каналы поступают вторые импульсы бинарных сигналов, во второй канал второй импульс бинарного сигнала не поступает. Устройство при наличии указанных импульсных помех работает следующим образом. На второй канал мажоритарного устройства на входную шину 5.2 в момент времени t₁ поступает первый помеховый импульс (см. фиг. 2.16). Этот импульс поступает на информационный вход D-триггера 4.2 и на первый вход элемента И 6.2, на второй вход которого поступает сигнал в виде логической "1" с выхода счетного триггера 10 через элемент задержки 13. Элемент И 6.2 пропускает сигнал в виде логической "1" на тактовый вход D-триггера 4.2, который имеет динамическое управление перепадом 0/ 1. D-триггер 4.2 переходит в состояние логической "1". Сигнал в виде логической "1" с выхода D-триггера 4.2 (см. фиг. 2.23, первый импульс) поступает на один вход элемента ИЛИ 8 и на второй вход элемента И 7.2, а на первый его вход поступает сигнал с входной шины 5.2. Таким образом, на первом и втором входах элемента И 7.2 присутствуют сигналы логической "1" и сигнал с него поступает на вход мажоритарного элемента 9 (фиг. 2.29, первый импульс), но на выходную шину 11 устройства не проходит, так как на других его входах сигналы логической"1" отсутствуют. Сигнал с выхода элемента ИЛИ 8 в виде логической "1" (см. фиг. 2.25, первый импульс) через элемент задержки 12 с временем задержки τ₁ поступает на первый вход элемента И 14 (см. фиг. 2.26, первый импульс), на втором входе которого также присутствует сигнал в виде логической "1" с элемента задержки 13. Элемент И 14 выдает сигнал в виде логической "1", который, поступая на вход установки нуля D-триггера 4.2, возвращает его в исходное состояние логического "0". Устройство готово к обработке следующего сигнала. Таким образом, при поступлении первого короткого импульса помехи ложный сигнал на выходной шине 11 устройства не появляется. В момент времени t₂ в 1-3 каналы устройства на выходные шины 5.1-5.3 поступают первые импульсы бинарных сигналов (см.фиг. 2.15,16,17). Импульсы поступают на информационные входы D-триггеров 4.1-4.3, а на их тактовые входы сигналы логической "1" с выходов элементов И 6.1-6.3 (см. фиг. 2.19, 20, 21), на выходах которых присутствуют сигналы логических "1". D-триггеры 4.1-4.3 срабатывают, и их выходные сигналы в виде логической "1" (см. фиг. 2.22, 23, 24) поступают на входы элемента ИЛИ 8 и на вторые входы элементов И 7.1-7.3. на первых входах которых присутствуют сигналы "1" с входных шин 5.1-5.3. Поэтому сигналы с выходов элементов 7.1 -7.3 (см. фиг. 2.28, 29, 30) поступают на мажоритарный элемент 9, на выходе которого появляется сигнал. Сигнал с выхода мажоритарного элемента 9 (см. фиг. 2.31) поступает на выходную шину 11 и на тактовый вход счетного триггера 10, который переходит в состояние логического "0" (см. фиг. 2.32). Этот сигнал через элемент задержки 13 с задержкой τ₂ (см. фиг. 3.18) поступает на второй вход элемента И 14 и на вторые входы элементов И 6.1-6.3. Сигнал логической "1" проходит на выход элемента ИЛИ 8 (см. фиг. 2.25) и через элемент задержки 12 (см. фиг. 2.26) поступает на первый вход элемента И 14. Соотношение длительностей интервалов задержек τ₁ и τ₂ подбирают специально, исходя из следующих соображений. Суммарную длительность интервала задержки τ₁ элемента задержки 12 и времени перехода логического элемента ИЛИ 8 из состояния "0" в состояние "1" выбирают больше суммарной длительности интервала задержки τ₂ элемента задержки 13 и времени перехода из состояния "0" в состояние "1" элементов 7 и 9, а также триггера 10 из состояния "1" в состояние "0". За счет этого передний фронт сигнала логического "0" на втором моде логического элемента И 14 опережает передний фронт сигнала логической "1" (второй импульс) на первом входе логического элемента И 14, вследствие чего на выходе последнего не появляется сигнал логической "1" и D-триггеры 4.1-4.3 не устанавливаются в исходное состояние, как в описанном случае с поступлением на входы устройства одного входного сигнала. При последующем поступлении в момент t₃ на входы устройства импульса в один из каналов, например во второй (фиг. 2.16 третий импульс), он не проходит через элемент И 6.2, так как на втором входе последнего присутствует сигнал логического "О", но проходит через элемент И 7.2, так как на его входах два сигнала логической "1", поступает далее на вход мажоритарного элемента 9, но на выходе его импульс не появляется, так как отсутствуют сигналы на других его входах. Таким образом, и при поступлении второго короткого импульса помехи устройство не формирует выходной сигнал. При последующем поступлении на входы мажоритарного устройства импульсов в три или два канала (импульсы, поступающие в момент t₄, см. фиг. 2.15, 16, 17) они не проходят через элементы И 6.1 и 6.3, так как на их вторых входах присутствует сигнал логического "0", но поступают через элементы И 7.1 и 7.3. на вторых входах которых присутствуют сигналы логической "1" с выходов D-триггеров 4.1 и 4.3, на мажоритарный элемент 9, с выхода которого импульс поступает на вход счетного триггера 10 и выходную шину 11. В результате на выходе формируется второй импульс бинарного сигнала (см. фиг. 2.31, показано пунктиром). Сигнал логической "1" переводит счетный триггер 10 в состояние логической "1" (см.фиг. 2.32). Сигнал логической "1" через элемент задержки 13 поступает на вторые входы элементов И 6.1-6.3, 14. Так как на первом входе элемента И 14 присутствует сигнал логической "1" (см.фиг. 2.36), то с выхода элемента И 1 4 сигнал логической "1" (см. фиг. 2.27) поступает на входы установки нуля D-триггеров 4.1-4.3, приводя их в исходное состояние логического "0". Время задержки τ₂ элемента задержки 13 выбирают из следующих соображений. Сумма времени задержки τ₂ элемента задержки 13 и времени перехода из состояния логического "0" в состояние логической "1" элементов 7, 9, 10, 14 и из состояния логической "1" в состояние логического "0" D-тpиггepoв 4 должна быть больше максимальной длительности входных сигналов. За счет этого задние фронты входных сигналов опережают во времени перепады 1/0 с выходов D-триггеров 4.1-4.3 (см. фиг. 2.22, 23, 24)и входные сигналы успевают проходить элементы И 7.1-7.3 до их закрытия сигналами логического "0" с выходов D- триггеров 4.1-4.3. Последние сигналы через элемент ИЛИ 8, элемент задержки 12 и элемент И 14 поступают на входы установки нуля D-триггеров 4.1-4.3, которые на них не реагируют. Далее рассмотрен вариант с отсутствием первого импульса бинарного сигнала в третьем канале (этот импульс показан пунктиром, см. фиг. 2.17). При отсутствии первого импульса бинарного сигнала в третьем канале сигналы, показанные пунктиром на фиг. 2.21, 24, 30, 31, отсутствуют. Если на входы мажоритарного устройства поступает один бинарный сигнал (см. фиг. 2.15) и два импульса в двух других каналах, так что один из них совпадает по времени с первым импульсом бинарного сигнала (см. фиг. 2.16, второй импульс), а другой со вторым импульсом бинарного сигнала (см. фиг. 2.17, второй импульс), т.е. импульс, показанный пунктиром на фиг. 2.17, отсутствует и в третьем канале нет бинарного сигнала, то мажоритарное устройство не вырабатывает бинарный сигнал, что обусловлено следующим. При отсутствие импульса, показанного пунктиром на фиг. 2.17, D-триггер 4.3 не запускается и сигнал логической "1" на его выходе (см. фиг. 2.24) не появляется (поэтому этот импульс показан пунктиром), не появляется импульс и на выходе элемента И 7.3 (показан пунктиром на фиг. 2.30). При последующем поступлении второго импульса бинарного сигнала (см. фиг. 2.15) и синхронного с ним импульса в третьем канале (см. фиг. 2.17) элемент И 7.3 оказывается закрытым, так как на его втором входе присутствует сигнал логического "0" с выхода D-триггера 4.3, и на его выходе импульс не появляется. На входах мажоритарного элемента 9 присутствует только один импульс (из первого канала) и на его выходе импульс не появляется (показано пунктиром на фиг.2.31), т.е. на выходную шину 11 не поступает бинарный сигнал. Таким образом, бинарный сигнал на выходе устройства появляется лишь в случае, когда бинарные сигналы присутствуют на большинстве его входов. При поступлении на один вход мажоритарного устройства помехи в виде сигнала постоянного уровня, например во второй канал (см. фиг. 3.16), а на другой вход, например в первый канал, пары коротких импульсов помех (см. фиг. 3.15) при отсутствии сигналов в третьем канале (см. фиг. 3.17), т.е. предлагаемое мажоритарное устройство не формирует бинарный сигнал, что обусловлено следующим. При появлении помехи в виде сигнала постоянного уровня первоначальная реакция устройства аналогична реакции на воздействие короткого импульса, описанной выше (на фиг. 3 не отражено). Последующее присутствие этой помехи обуславливает наличие на первых входах элементов И 6.2 и 7.2 сигнала логической"1". Так как на втором входе элемента И 6.2 также присутствует сигнал логической "1" c выхода счетного триггера 10 через элемент задержки 13, на тактовом входе D-триггера 4.2 присутствует постоянно сигнал логической"1'' (см. фиг. 3.20), и в отсутствие перепадов 0/1 D-триггер 4.2 не запускается, так как на его выходе присутствует постоянный сигнал логического "0" (см, фиг. 3.23). Поэтому сигнал логической "1"через элемент И 7.2 не проходит и мажоритарный элемент 9 не выдает сигнал на выходную шину 11 При последующем появлении коротких импульсов помех в первом канале они поступают на информационный вход D- триггера 4.1 и первые входы элементов И 7.1 и 6.1, с выхода последнего импульсы (см. фиг. 3.19) поступают на тактовый вход. D-триггера 4.1 запуская, его перепадом 0/ 1 Сигналы логической "1" (см. фиг. 3.22) с выхода D-триггера 4.1 проходят через элемент ИЛИ 8 (см. 3.25), элемент задержки 12 (см. фиг. 3.26), элемент И 14 (см. фиг. 3.27), устанавливая D-триггер 4.1 в состояние логического "0" (подробнее функционирование описано выше). Сигналы с выхода D-триггера 4.1, поступая также на вход элемента И 7.1, проходят через него (см. фиг. 3.28) на вход мажоритарного элемента 9, на выходе которого импульсы не появляются, так как на остальных его входах присутствуют сигналы логического "0" (cм, фиг. 3.29, 30). Счетный триггер 10 в отсутствие сигналов на его входе не перебрасывается, оставаясь в состоянии логической "1" (см. фиг. 3.32). Сигналов на выходной шине 11 не появляется. Техническое преимущество предлагаемого мажоритарного устройства заключается в обеспечении его устойчивости к воздействию помехи в виде сигнала постоянного высокого уровня и одного или пары коротких импульсов помех, заключающейся в формировании бинарного сигнала на выходной шине только при наличии бинарных сигналов на большинстве входов в условиях помех (известное устройство в этих условиях формирует бинарный сигнал) при упрощении аппаратурных затрат.

Формула изобретения

Мажоритарное устройство, содержащее мажоритарный элемент, счетный триггер, выходную шину и N каналов, каждый из которых состоит из D-триггера, первого и второго элементов И и входной шины, к которой подсоединены первый вход первого элемента И, первый вход второго элемента И и информационный вход D-триггера, выход D-триггера подключен к второму входу второго элемента И, вторые входы первых элементов И соединены между собой и входы установки нуля D-триггеров связаны между собой, выход мажоритарного элемента соединен с входом счетного триггера и с выходной шиной, отличающееся тем, что, с целью повышения помехоустойчивости устройства при одновременном его упрощении, в него дополнительно введены два элемента задержки, третий элемент И и элемент ИЛИ, причем N входов элемента ИЛИ соединены с соответствующими выходами D-триггеров, N входов мажоритарного элемента связаны с соответствующими выходами N вторых элементов И, выход элемента ИЛИ через первый элемент задержки подсоединен к первому входу третьего элемента И, выход счетного триггера через второй элемент задержки соединен с вторым входом третьего элемента И и с вторыми входами N первых элементов И, выход третьего элемента И связан с входами установки нуля N D-триггеров, выходы первого элемента И подключены к тактовому входу D-триггера в каждом канале.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3

MM4A Досрочное прекращение действия патента Российской Федерации на изобретение из-за неуплаты в установленный срок пошлины за поддержание патента в силе

Дата прекращения действия патента: 06.10.2002

Номер и год публикации бюллетеня: 28-2003

Извещение опубликовано: 10.10.2003        

---