Устройство для автоподстройки частоты
Изобретение относится к радиоч технике. Цель изобретения - увеличе ние точности автоподстройки частоты. Устройство содержит генератор 1 тактовой частоты, цифровой синтезатор 2 частот, смеситель 3, усилитель 4 промежуточной частоты, цифровой анализатор 5 комплексного спектра, блок 6 поиска максимума, блок 7 оценкикоррекции и делитель 8 частоты. Цель достигается введением блока 7 оценки-коррекции , который управляет цифровым синтезатором 2 путем задания эффективных оценок частоты и первой производной частоты входного сигнала, в связи с чем уменьшается динамическая погрешность слежения за изменяющейся входной частотой. 5 з.п. ф-лы, 9 ил.
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСНИХ
РЕСПУБЛИН (51)5 Н 03 L 7/06
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
Н А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ
ГОСУДАРСТВЕННЫЙ КОМИТЕТ
ПО ИЗОБРЕТЕНИЯМ И ОТНРЬП ИЯМ
ПРИ ГКНТ СССР ((21) 4463 26 7/09 1 (22) 18. 07.88 (46) 30.05.91. Бюп. К - 20 (72) В.А. Волохов, В.В. Леонтьев и А.К.. Тимченко (53) 621.396.662 (088.8) (56) Авторское свидетельство СССР
У 1092733, кл. Н 03 L 7/06, 1982. (54) УСТРОЙСТВО ДЛЯ АВТОЛОДСТРОЙКИ
ЧАСТОТЫ (57) Изобретение относится к радиотехнике. Цель изобретения — увеличе ние точности автоподстройки частоты. Устройство содержит генератор 1 такИзобретение относится к радиотехнике и может быть использовано в радиоприемных устройствах для выделения сигнала с изменяющейся во времени несущей частотой и слежения за ним.
Цель изобретения — повышение точности автоподстройки частоты путем формирования эффективных оценок частоты и производной частоты сигнала.
На фиг.1 приведена структурная электрическая схема устройства для автоподстройки частоты; на фиг,2 структурная электрическая схема цифрового анализатора комплексного спектра; на фиг.3 — структурная электрическая схема блока поиска максимума; на фиг.4 — структурная электрическая схема блока оценки-. коррекции; на фиг . 5 — структурная электрическая схема синхронизатора; на фиг .6 — структурная электрическая
„.Я0„„1653159 A 1
2 товой частоты, цифровой синтезатор
2 частот, смеситель 3, усилитель 4 промежуточной частоты, цифровой анализатор 5 комплексного спектра, блок
6 поиска максимума, блок / оценкикоррекции и делитель 8 частоты. Цель достигается введением блока 7 оценки-коррекции, который управляет цифровым синтезатором 2 путем задания эффективных оценок частоты и первой производной частоты входного сигнала, в связи с чем уменьшается динамическая погрешность слежения за изменяющейся входной частотой. 5 з.п. ф-лы, 9 ил. схема цифрового синтезатора частот; на фиг .7,8 приведены эпюры сигналов, поясняющие работу устройства; на фиг.9 — пример графа расчета коэффициентов оценок частоты несущей и ее производной.
Устройство для автоподстройки частоты содержит генератор 1 тактовой частоты, цифровой синтезатор 2 частот, смеситель 3, усилитель 4 промежуточной частоты, цифровой анализатор 5 комплексного спектра, блок 6 поиска максимума, блок 7 оценки-кор-; рекции и делитель 8 частоты.
Цифровой анализатор 5 комплексного спектра содержит аналого-цифровой преобразователь (АЦП) 9, регистр 10, первый и второй процессоры 11 и 12 первый и второй счетчики 13 и 14 и триггер 15 . Каждый из процессоров
11 и 12 содержит постоянный запоминающий блок 16, перемножитель 17, ариф1653159
50. частоты
f ñ(t) где U
Чсо и со
f„+ с амплитуда сигнала; начальные фаза и частота сигнала;
П ЕP BB R ПР бб» 3 В ОД» а Я <;.1 <. I <)ты сигна<1а, метико-логический блок 18, регистр
19 и оперативный запоминающий блок
20, Блок 6 поиска максимума содержит первый и второй квадраторы 21 и 22, сумматор 23, пер вый регистр 24, первый и второй блоки 25 и 26 сравнения, второй и третий регистры 27 и 28„ первый и второй элементы И 29 и 30, первый и второй триггеры 31 и 32, счетчик 33 и четвертый регистр 34.
Блок 7 оценки-коррекции содержит первый постоянный запоминающий блок
35, первый и второй регистры 36 и
37, первый инвертор 38, первый сумматор 39, третий регистр 40, первый перемножитель 41, первый арифметикологический блок 42, четвертый регистр 43, второй сумматор 44, первый мультиплексор 45, пятый регистр 46, второй постоянный запоминающий блок
47, второй перемножитель 48, второй ! арифметико-логический блок 49, шес той регистр 50, третий сумматор 51, второй мультиплексор 52, седьмой регистр 53, третий перемножитель 54, синхронизатор 55, третий постоянный запоминающий блок 56, восьмой р егистр
57, четвертый сумматор 58 и второй
30 инвертор 59.
Синхронизатор 55 содержит мультиплексор 60, первый .элемент И 61, элемент ИЛИ 62, первый счетчик 63, постоянный запоминающий блок 64, регистр 65, второй счетчик 66, триггер
67, второй элемент И 68 и инвертор
69.
Цифровой синтезатор 2 частот содержит арифметико-логический блок
70, первый регистр 71, первый и в ro40 рой сумматоры 72 и 73, второй регистр
74, постоянный запоминающий блок 75, цифроаналоговый преобразователь 76 и фипьтр 7 7 нижних частот.
Устройство для автоподстройки частоты работает следующим образом, Входной сигнал
U(t) =Ucos(2нЕ (t) t +Ю,о) поступает вместе с шумом на первый вход смесителя 3. На второй вход смесителя поступает от цифрового синтезатора 2 частот (ЦСЧ) гетеродин»ый сигнал частоты
Г(t) 1О го начальная частота и производ»ая частоты ЦСЧ, связанные с соответствующими управляющими кодами ЦСЧ К g (кодом частоты) и К б (кодом производной ча ст оты) сл едующими соотношениями: г
ГО
fr
mM где Й вЂ” частота тактового сигнала, поступающего с генератора t тактовой частоты;
М ив - целые числа, параметры
ЦСЧ .
В приведенных соотношениях не учтены аппаратурные погрешности ЦСЧ., вызванные дискретностью формирования выходного сигнала ЦСЧ с шагом
1/f è конечной разрядностью промежуточных преобразований, так как б эти погрешнос 1<и могут быть сделаны с кОл ь угОднО малыми, На этапе поиска сигнала на первый
2.1 и второй 2.2 входы управления цифрового синтезатора 2 частоты через блок 7 оценки-коррекции поступают на код К прогнозируемого п з наче»ия частоты сиг нала (за вычетом номинального значения промежуточной частоты) и код К прогно*n зируемого значения производной частоты сигнала с входов 7.5 и 7.6 соответ ственно, Усилитель 4 промежуточной частоты выделяет из выходного сигнала смесителя 3 гармоническую составляющую с раэностной частотой f (t) = пи
f <.(t) f„(t) б "ричем f„<1F(f о
f + F), где f — среднее значение о промежуточной частоты; F — максимальная погрешность прогнозирования частоты входного сигнала f (t) f -Г с о
f H
Ц;1фровой1 анализатор 5 комплексного спектра, эквивале»Tíí0 параллельпромежуточнон частоты в моментыпТ, — период дис кр етизации; количество отсчеТ 1 /2Р
45 тов на цикле анализа спектра; — номер отсчетов с начала цикла анализа спектра; номер дискретного канала в полосе
n=1,N
50 ф
1=1,L
5
165 ному соединению гребенки иэ 1. полосо. вых фильтров с равномерным шагом частоты настройки f 2F/Е, анализирует выходной сигнал усилителя 4 промежуточной частоты в реальном времени и формирует выборки действительной 7 (1) и мнимой У (1) составляющих комплексного спектра, где 1 .ф
1; L — номер частотного канала цифрового анализатора 5 комплексного спектра. Длительность Т г-того цикла анализа, в течение которого цифровой анализатор 5 формирует (накапливает) одну реализацию комплексного спектра, определяется соотношением
М = 1/2Т, обеспечивающим оптимальное с точки зрения использования мощности сигнала перекрытие амплитудночастотных характеристик смежных .фильтров гребенКи. Длительность цикла анализа задается сигналом синхронизации, поступающим на вход синхронизации цифрового анализатора 5 делителя 8, делящего частоту f т в P = — Т раз. После окончания каждого
r-того (r = 1,2....) цикла анализа в начале r + 1-ro цикла составляющие
Y (1) и Yg (1) последовательно для всех 1 от 1 до Ь с выходов 5.1 и 5.2 передаются на два соответствующих входа 6..1 и 6.2 блока 6 поиска максимума, Блок 6 поиска максимума формирует в темпе поступления данных значения
z. г, е (1) Ус(1) + 75(1) квадрата моду ля спектра, сравнйвает их между собой и порогом обнаружения П, поданным на блок 6 поиска максимума с входа 6.3. По превышении порога
zг(1) ) П блок 6 поиска максимума на выходе 6,7 формирует сигнал обнаружения Связь",который подается на вход 7.4 блока 7 оценки-коррекции.
По наибольшему значению макс Cz (1) = л
z (1) квадрата модуля спектра из превысивших порог блок б„поиска максимума определяет номер 1 выборки спектра (номер канала) с сигналом промежуточной частоты, т. е. примерное значение частоты сигнала на выходе усилителя 4 промежуточной„частоты. С выходов блока 6 номер 1, а л также действительная Y (1) и мнимая
l.
Y (1) составляющие выборки комплексЯ ного спектра в канале 1 подаются на входы 7.3, 7 ° 1 и 7.2 блока 7 оценкикоррекции соответственно. Все ука3159
6 занные преобразования данных с цифрового анализатора 5 за r-тый цикл анализа блок 6 поиска максимума осу5 ществляет н течение некоторой асти
r + 1-го цикла анализа.
Блок 7 оценки-коррекции при наличии сигнала "Связь" с блоком 6 и на л Л основании данных 1, Ус(), У (1), 10 полученных Hà R смежных циклах анализа цифрового анализатора 5 (r
1,2....R), формирует оценки фазы сигнала промежуточной частоты на циклах анализа цифрового анализатора, а по ним — новые коды управления цифрового синтезатора 2 частот таким образом, чтобы промежуточная частота стремилась к своему номинальному значению ноМ т е пч + иом
20 1 „ч — 0 ° Новые коды управления вводятся в цифровой синтезатор 2 частот в начале (R + 2)-ro цикла и определяют параметры цифрового синтезатора 2 частот на протяжении следующей груп25 пы из R + 1 смежных циклов, в течение которых формируются новые корректирующие поправки к.кодам цифрового синтезатора 2 частот. Таким образом, замыкается кольцо автоподстройки частоты.
Цифровой анализатор 5 комплексного спектра (фиг ° 2) на каждом цикле анализа спектра реализует дискретное преобразование Фурье отсчетов сигнала промежуточной частоты и
Y(l) =, А(пТ ) ехр (-)2 (Гц
tI=)
1d f)nTd), 40 где А(пТ ) =
= А„
3 отсчеты сигнала анализа спектра.
Цифровой анализатор 5 комплексног< спектра работает следующим образом.
Импульсный сигнал тактовой частоты f (фиг.7a) с тактового входа цифрового анализатора 5 поступает на
16 53159
С „ = соя(2Я(Е < + lbf)nT ) l
s n(= Б(п(2и ((„+ )df) n1 ).
Значения 1 и п, поданные на адресные входы постоянного запоминающего блока 16, изменяют с тактовой частотой адрес, по которому производится выбор коэффициентов С„,з„ (фиг ° 7з) ° В этОм же темпе перемножи 4 тели 17 вычисляют произведения соотС 8 ветственно В„)= С„ А„и В „ =
= s А . Арифметико-логические блоки н
18 йфибавляют поступающие на их первые входы произведения к значениям
L сумм У„, Y<, < (фиг.7и) считыва50 емым из зайоминающего блока 20 по адресам 1 = 1, L и полученным для и-1 предыдущих отсчетов в каждом
1-том канале. Новые значения. сумм
55 с
УьЕ
У.-,Е
У -1,Е с
ВПЕу
+ В
))С вход двоичного (1-разрядного (ц
log L) счетчика 13, изменяя его содержимое — код 1 (фиг „,7б) . Импульс переполнения счетчика 13 возникает при достижении равенства 1 = L. Эти импульсы (фиг.7в) подаются на вход запуска АЦП 9. АЦП 9 преобразует непрерывный сигнал промежуточной частоты в последовательность (фиг.7г) 10 цифровых отсчетов А(пТ ) в параллельном двоичном коде.
На фиг.7 приведены эпюры сигналов для случаев N = 4 и L = 4 ° Период дискретизации Т y = ИЕ определяется периодом следования импульсов с выхода переполнения счетчика 13. Импульс, запускающий АЦП 9 на формирование n-ro отсчета одновременно записывает и-1-ный отсчет в регистр
10 (фиг.7д) и изменяет содержимое п (фиг.7е) счетчика 14. Фронтом входного сигнала синхронизации (фиг.7ж) счетчики 13 и 14 устанавливаются в нулевое начальное состояние. 25
С выхода регистра 10 отсчеты А поступают на два идентичных процессора 11 и 12, осуществляющие формирование действительной и мнимой составляющих комплексного спектра. Процес- 30 соры различаются значением коэффициентов, записанных в постоянный запоминающий блок 16, которые равны соответственно спадом тактового импульса записываются в регистры 19 (фнг. 7к), а фронтом следующего тактового импульса -, в оперативный запоминающий блок 20.
Таким образом, в течение цикла анализа спектра в оперативном запоминающем блоке 20 накапливаются отсчеты действительной Y (1) = Y g и мни5 С мой Y (1) = Y „< составпяющих комплексного спектра в каждом из L каналов.
В начале следующего цикла отсчеты
Y (1) и Y+(1) с выходов оперативного запоминающего блока 20 последовательно (по 1) подаются на входы
5.1 и 5.2 цифрового анализатора 5 комплексного спектра.
Сигнал синхронизации устанавливает фронтом триггер 15 в единичное состояние. Логическая "1" на выходе тригг ера 15 (Аиг. 7л) переключает арифметико-логический блок 18 в режим прямой передачи числа с первого входа арифметико-логического блока
18 на выход. Таким образом, при выгрузке из оперативного запоминающего блока 20 отсчетов спектра в них бус дут записываться произведения В„, 5
В - для первого отсчета и для каждо(с го 1-того канала следующего цикла анализа. Импульс переполнения со счетчика 13 возвращает триггер 15 в нулевое состояние, что в свою очередь вызывает переключение арифметико-логического блока 18 в режим суммирования.
Блок 6 поиска максимума (фиг.3) работает следующим образом.
Интервал поиска максимума (фиг.7м), в течение которого блок 6 поиска максимума сравнивает между собой и с порогом П квадраты модулей отсчетов спектра, состоит из L тактов. Интервал поиска максимума начинается после поступления на блок 6 поиска максимума импульса синхронизации (фиг.7ж), который фронтом обнуляет регистр 24, счетчик 33 и триггер 32> а спадом устанавливает триггер 31 в единичное состояние. Логическая "1" с выхода триггера 31, поступая на первый 29 и второй 30 элементы И, является одним из условий прохождения ч ер ез них импул ьс ног о сиг нала тактовой частоты с тактового входа блока 6 поиска максимума.
Содержимое счетчика 33 изменяется (фиг . 7б) с тактовой частотой. Квадра1
1653159 т ры .".1 и 22 формируют кпадраты соотве гс твенно действительl«!i1 Ус (1) и мнимой Y (1) составлянпцих отсчетов комплексного спектра, поступающих с цифрового анализатора 5 на «ходы
6.1 и 6.2 блока 6 поиска максимума.
Сумматор 23 вычисляет сумму квадратов составляющих отсчетов комплексногоо спектра
22(1) — У (1) + У (!)
2 2
A макс z (1) = z (1), 40
На выходе .блока 26 сравнения при выполнении условия z (1) ) П появляется логическая "1", которая разрешает прохождение тактового импульса через элемент И 30. Этот тактовый импульс устанавливает триггер 32 в единичное состояние, что соответствует наличию сигнала обнаружения
"Связь" на выходе 6.7 блока поиска максимума. Для появления сигнала
"Связь" достаточно, чтобы квадрат модуля хотя бы одного отсчета спектра превысил порог.
Импульс переполнения (фиг. 7е) на выходе счетчика 33 возникает при достижении 1 Ь. Спадом этого им,, пульса триггер 31 устанавливается в нулевое состояние. Логический "0" с его выхода запрещает прохождение так45
55
На выходе блока 25 сравнения присутствует логическая "1" в roM слу15 чае, когда число, пас гупающее íà ее вход с сумматора 23, больше числа, поступаюцего на ее вход с регистра
24, Поэтому, если новое значение
z (1) больше записанного в этом ре"
Я гистре (для 1 = 1) больше нуля, ro оно тактовым импульсом (фиг.7н), поступающим через элемент И 29 на вход записи регистра 24, запишется в него.
Этим же импульсом с выхода элемента. 25
И 29 новые значения У,(1) и У (1) запишутся соответственно в регистры
2? и 28 (фиг.7л), а в регистр 34 запишется новое значение 1 (Лиг.7р).
Таким образом по окончании интер- 30 вала поиска максимума (при 1 = Ь) в регистрах 27 и 28 будут записаны л составляющие Ус (1) и Y+(f) комплексного спектра, а в регистре 34 — значения номера канала 1, соответствующие максимуму квадрата модуля спектра, т.е. удовлетворяющие. условию товых импульсов через элементы 11 29 и 30 и, гаким образом, блокируpT репка«!ю блока 6 лсиска максимума на входное воздействие со rтороны цифрового анализатора 5 во время остальной часги цикла анализа.
С выходов 6.4 и 6.5 блока 6 поиска максимума отсчеты комплексного л спектра У, (1) и У „(1) в 1-том частотном канале на г-том цикле анализа спектра поступают на блок 7 оценки-коррекции.
Блок 7 оценки-коррекции (фиг.4) работает следующим образом. !!ри отсутствии сигнала Связь (фиг.8а), поступающего с входа 7.4 блока 7 оценки — коррекции, на выходе
55.3 синхронизатора 55 (фиг.8б) существует логический "0", который л ер еключа ет мул ьтипл екс ор ы 4 5 и 52 на гропускание сигнала с. входов 7,5 и 7.6 соогветственно, !!ри этом на цифровой синтезатор 2 частот подаются коды прогнозируемых значений частоты К g и производной частоты К»
Фронт ом каждог о импульса синхр онизации (фиг . 8в), лоступающег о с выхода
55.5 синхронизатора 55 (фиг.8г), эти коды записываются в регистры 46 и 53 и управляют работой цифрового синтезатора 2 частот .
При поя вл енин сигнала "С вя зь по фронту следующего импульса синхронизации на выходе 55.3 синхронизатора
55 возникает логическая "1", которая переключает мультиплексоры 45 и 52 на лропускание сигнала с выходов соответственно сумматоров 44 и 51. На выходе 55. 5 синхронизатора 55 при этом отсутствуют импульсы синхронизации .
При наличии сигнала "Связь" блок
7 оценки-коррекции в течение 1-того интервала оценки-коррекции, состоящего иэ R + 1 циклов анализа спектра, формирует новые коды К r и К i . Pa-! бота блока 7 оценки-коррек.,ии организована по конвейерному принципу, причем в течение rд клов анализа спектра r = 1,2,.....R блок оценки-коррекции работает с тактовой частотой, формируемой на выходе 55 ..4 синхронизатора 55 (фиг.8д) и равной частоте импульсов синхронизации устройства.
После поступления данных от блока 6 поиска максимума в началс R + 1-го цикла анализа тактовая частота блока
7 оценки-коррекции увеличиваетс.i u
1653159
35 и отнесенные к центру r-ro цикла анализа (момент времени t ) . На ос-. новании известных значений номера частотного канала 1г íà r-том цикле анализа и нормированных оценок (,, и 4 фазы сигнала на двух соседних
1г циклах анализа в блоке оценки-коррекции вычисляется оценка целого числа периодов приращения фазы сигнала промежуточной частоты между центрами r — 1-го и r ro циклов
r = 2,3,,„°,R, 50 где елеях) — целая аста числа х я нормированная оценка приращения полной фазы сигнала ПЧ между центрами (r - 1)-ro u r-го циклов.
55 л л л
Д4 „= (p r — Ч гт = 2 3,„ ° .,R становится равной тактовой частоте устройства и остается такой до окончания формирования управляющих кодов цифрового синтезатора 2 частот, после чего происходит обратное переключение тактовой частоты. Всего интервал оценки-коррекции состоит из
R + 4 тактов блока 7 оценки-коррекции. Причем такты с номерами г
= r = 1,2....R по длительности равны длительности цикла анализа, а такты с номерами r< = R + 1, R + 2, R + 3, R + 4 - укороченные, Длительность
R + 1-ro такта блока 7 оценки-коррек- 15 ции равна (L + 1)Д, поскольку в те" чение первых L тактов (К + !)-ro цикла анализа (как и всех предццущих) в блоке поиска максимума происходит поиск отсчета спектра с максимальной амплитудой и. тулько порче этого зна.чения 1„, У „(1), 7». (1) поступают на вход блока 7 оценки-коррекции. Суммарная длительность (R + 2), (R + 3) и R + 4-ro тактов блока оценки-коррекции равна Т-(L + 1)5t. л
Входные отсчеты 7г, (1) и Y г(1) поступают на первую и вторую части адресного входа постоянного запоминающего блока 35, в которoM хранятся значения нормированной оценки фазы сигнала, вычисленные по формуле л л
Ys (1) (Π= — arctg ---- — Š(0,1)
Ycr (T) Фронтом тактового импульса блока оценки-коррекции полученное значение и р записывается в регистр 36 (фиг.Be)
r а соответствующее ему значение 1„, поступающее в блок 6 поиска максймума на вход 7.3 блока, записывается в регистр 57 (фиг.7ж) . Ha выход регистра 37 (фиг.Bз) по фронту этого же тактового импульса перепишется предыдущее значение нормированной оценки фазы Ц г, . Ha выходе инверторов 38.и 59 формируются соответствен"
h но значения -цг и -(г . Значения л л
1,, („., и - р,, поступают на входы четырехвходового В-разрядного суммал тора 58, причем lp „, и -g „ подаются на младшие разряды 0,1,,d, а 1, на старшие разряды d d + 1, „...
D-1. На четвертый вход сумматора 58 подана логическая "i" только в одном
d-том разряде, что соответствует коду 1/2. С выхода сумматора 58 старшие разряды d + 1, d + 2....D 1, представляющие собой оценку Д.лг, поступают на одноименные разряды третьего входа сумматора 39,на два других входа которого поступают эначеиия (1 и -tItp . на его аапсоде формируется значение оценки h,pt,, кото; рое фронтом следующего тактового импульса блока оценки-коррекции записывается в регистр 40 (фиг .8и) .
На основании нормированных оценок л приращения: полной фазы Д (фг в блоке оценки-коррекции формируются нормированные оценки отклонения частоты сигнала ПЧ от минимально возможного значения fo -F на момент времени (R + 1) ° Т от начала интервала оценки-коррекции: R. л
ДК =.Е» М„Ь(17„ и оценка производной частоты сигнала П
R л
ДЧ = - Ь Vã) где МГ и 3 — весовые коэффициенты.
Г
Качество оценок Д К и Д К определяется выбором весовых коэффициентов
h r и (Зг . Одним из путей определения 9 „и Г является представление нормированных оценок Д К и g К в виде:
R М
ДК = f + f (-+1)т
Рц яЧ f т
1653159
25
2И / ЗМ Т 3 fr т т шИ
2 а1 т
Э
К Т т
Kf К1 1 1 Kf 1
+ДК,+ KÄ) К, К . + ДК где нормированные оценки f частоты сигнала ПЧ и оценка f производной частоты сигнала ПЧ, приведенные к моменту m/2 от начала интервала оценки-коррекции, находятся методом
5 численного дифференцирования нормированных оценок полной фазы и приращений полной фазы.
Например, для К = 3, как видно из графов, приведенных на фиг.9 „ л л. л
У3 М1 и 2ФД4 3 пч 2Т 2Т л л (1 Ъ /Т вЂ” Д Уй /Т 15 пч Т
Тогда легко определить и 4
ЬК = - - ЗД(— 2Ь(J > 20 т
Дк - — — (Ь(-hq )
УХТА Э 2 т и коэффициенты
С выхода регистра 40 значение Д(,, поступает на первые входы перемножителей 41 и 48, на вторые входы которых поступают весовые коэффициенты соответственно 0(„и (3> с выходов постоянных запоминающих блоков 56 и
47. Весовые коэффициенты считываются из постоянных запоминающих блоков 40 по адресу, поступающему с выхода
55.1 синхронизатора 55, и соответствующему номеру такта блока-оценкикоррекции. Произведения ф,, Д(1, и ф Д (1) г с выходов-перемножителей 41 45 и 48 поступают на первые входы арифметико-логических блоков 42 и 49 соответственно.
Арифметико-логические блоки 42 и 49 вместе с регистрами 43 и 50
50 представляют собой накопительные сумматоры, в которых формируются на протяжении R смежных циклов оценки
ЬК и Д К j соответственно. Запись в регистры 4 и 50 соответствен о зна5 чений ф(Д (фиг.8к) и Р< 5 осуществляется на пятом такте блока оценки-коррекции каждого интервала оценки-коррекции в режиме прямой переда.чи арифметико-логических блоков 42 н 49, устанавливаемом уровнем логи- ческой "1" (фиг.8л) . С вьмода 55.2 синхронизатора 55 на последующих тактах устанавливается режим суммирования арифметико-логических блоков 42 и 49 уровнем логического "0"
1 в результате чего тактовым импульсом блока оценки-коррекции в регистры
43 и 50 записываются частичные суммы соответственно а л
Ь К = .К М „Д 47 „, л
dK<, =K. „Д(„.
C р егис тров 43 и 50 значения Q К и Q К j поступают на первые входы соответственно сумматоров 44 и 51, где они складываются с кодами частоты
К g °, и производной частоты К j
\ полученными на i-1-ом интервале оценки-коррекции. На двух других входа сумматора 44 поступают нормированный код номинального значения Е„о,„ промежуточной частоты
К = — (Г -r) -f
М о ком т и частотная поправка, формируемая на выходе перемножителя 54 из К ; и множителя чкстотной поправки S
= Т(К+ 1)f,/m.
Таким образом, на выходе сумматора 44 образуется новых код частоты а на выходе сумматора 51 - новый код производной частоты,которые импульсом, формируемым на выходе 55.5 синхронизатора 55 в начале К + 2-го цикла анализа, записываются соответственно в регистры 46
)(фиг.8м) и 53.
Цифровой синтезатор 2 частоты (фиг.6) работает следующим образом.
Код производной частоты К, поступает на вход арифметико-логического блока 70, который совместно с регистром 71 представляет собой (log
2mM)-разрядный накопительный сумматор, s котором Ку, циклически сумми15
1653159
К (1 2ш
К (k) = Kg(k)K руется с частотой f.. Старшие 1оя М разрядов на выходе регистра 71 представляют собой коды отсчетов прира.щения частоты где k=int(f г) = 1,2.... — номера отсчетов от начала:1-того интервала оценки-коррекции, следующих в дискретные моменты времени, кратные
1/f . Полученное значение Kg (k) т в сумматоре 72 складывается со значением кода частоты К . Таким образом, на выходе сумматора /2 формируется ступенчато изменяющийся код частоты
К (k) =,К,+ К (k)
Код частоты Kg(k) с выхода сумматора 72 поступает на вход сумматора
73, который совместно с регистром 74 представляет собой накопительный сумматор, в котором К (1 ) циклически суммируется с частотой f . На вьмоде регистра 74 формируется код текущих отсчетов фазы выходного сигнала циф рового синтезатора частот
Коды отсчетов Кг г.(Е) поступают на адресные входы постоянного запоминающего блока 75, в котором хранятся значения синусоидальной функции на . одном периоде М кода фазы. Полученные на выходе постоянного запоминающего блока 75 отсчеты синтезированного выходного сигнала преобразуются цифроаналоговым преобразователем 76 иэ цифровой в аналоговую форму, Фильтр
77 нижних частот подавляют гармоники сформированного сигнала.
Синхронизатор 55 (фиг.5) работает следующим образом, При отсутствии сигнала "Связь", то есть логическом "О" на входе 7,4 (фиг.8а) блока оценки-коррекции, на старшем разряде входа адреса постоянного запоминающего блока 64, íà Dвходе триггера 67, на вход установки в ноль счетчика 63 через инвертор 69 поступает логическая "1". Этот уровень сигнала удерживает счетчик 63 в нулевом состоянии..При этом из постоянного запомннающег о блока 64 считывается четырехразрядное слово синхронизации, записанное по нулево10
5О му адресу, которое спадом импульса синхронизации записывается в регистр
65. Единичное значение первого разряда слова синхронизации переключает мультиплексор 60 на прохождение сигнала от входа синхронизации блока на выход мультиплексора 60. Уровень логической "1" второго разряда слова синхронизации удерживает счетчик 66 в нулевом состоянии и разрешает прохождение через элемент И 61 и элемент ИЛИ 62 импульса синхронизации на выходе 55.4 синхронизатора.
Этот импульс периодически записы- вает в регистр 65 то же самое значение слова синхронизации, содержащееся по нулевому адресу постоянного запоминающего блока 64. 1циничное значение третьего разряда слбва синхронизации разрешает прохождение импульса синхронизации через элемент
И 68, Фронтом этого импульса в триггер 67 записывается логический "0", который поступает на выход 55.3 синхронизатора 55 (фиг .8б) . Значение четвертого разряда слова синхронизации, поступающее на выход 55.2 синхронизатора 55, равно нулю.
При появлении сигнала "Связь" логическая "1" поступает иа D-вход триггера 67 и на старший разряд .входа адреса постоянного запоминающего блока 64, а на вход установки в "0" счетчика 63 поступает логический "0", который разрешает его работу. Фронтом очередного импульса синхронизации содержимое счетчика 63, поступающее на выход 55.1 синхронизатора 55, УвеличиваетсЯ на "1на В тРиггеРе 67 записывается логическая "1", которая поступает на выход 55.3 синхронизатора 55. Из постоянного запоминающего блока 64 по (2 + 1)-му адресу, где
Ъ . число разрядов блока, выбирается новое слово синхронизации, отличием которого от предыдущего является нулевое значение третьего разряда, что вызывает запрет прохождения импульсов синхронизации на выход 55.3 синхронизатора 55 (фиг.8г) .
На некоторых тактах r ° блока оценt ки-коррекцИи разряды слова синхронизации имеют отличия от описанного выше значения.
При r = 5 значение четвертого разряда слова синхронизации устанавливается равным логической "1", что вызывает, установку в режим прямого
f 653159 пропускания арифметико-логических блоков 42 и 49.
На R + 1-м цикле анализа при г
R + 1, R + 2, R + 3 значение первого разряда слова синхронизации устанавливается равным логическому "0", что ведет к переключению мультиплексора 60 на пропускание тактовых импульсов устройства.
При r = К + i второй разряд слова синхронизации принимает нулевое значение, которое запрещает прохождение тактовых импульсов через первый элемент И 61 и разрешает работу счетчика 66. Он отсчитывает L + 1 тактовых импульсов, после чего на его выходе возникает импульс переполнения, который проходит через элемент ИЛИ 62 и вызывает начало следующего R + 2-ro такта блока оценкикоррекции. !
При г = R + 4 третий разряд сло1 ва синхронизации принимает единичное значение, что разрешает прохождение
25 синхроимпульса в начало R + 2-го цикла анализа через элемент И 68 на выход 55.5 синхронизатора 55.
Формула и зобр ет ения
1. Устройство для автоподстройки частоты, содержащее последовательно соединенные генератор тактовой частоты, цифровой синтезатор частот, смеситель, второй вход которого является входом устройства, усилитель промежуточной частоты и цифровой анализатор комплексного спектра, а также блок поиска максимума и делитель 40 частоты, причем выходы действительной составляющей и мнимой составляющей комплексного спектра цифрового анализатора комплексного спектра соединены с двумя соответствующими вхо- 45 дами блока поиска максимума, третий вход которого является входом кода порога обнаружения устройства, тактовые входы цифрового анализатора комплексного спектра и блока поиска максимума объединены с входом делителя частоты и соединены с выходом генератора тактовой частоты, а входы синхронизации цифрового анализатора комплексного спектра и блока поиска максимума объединены и соединены с вывыходом делителя частоты, о т л и— ч а ю щ е е с я тем, что, с целью повышения точности автоподстройки частогы, в него введен блок оценки-коррекции, входы максимальной действительной и мнимой составляющих комплексного спектра, вход номера частотного канала с максимальным значением модуля комплексного спектра и вход сигнала обнаружения которого соединены с соответствующими выходами блока поиска максимума, пятый вход блока оценки-коррекции является входом кода прогноэируемого значения частоты сигнала, его шестой вход входом кода прогнозируемого значения первой производной частоты сигнала, а три выхода соединены соответственно с входами установки частоты, установки производной частоты и запуска цифрового синтезатора частот, при этом тактовый входа блока оценки-коррекции соединен с выходом генератора тактовой частоты, а вход синхронизации — с выходом делителя частоты, 2. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что цифровой анализатор комплексного спектра выполнен в виде аналого-цифрового преобразователя, регистра, двух идентичных процессорон, первого и второго счетчиков и триггера, причем каждый процессор выполнен в виде последовательного соединения постоянного запоминающего блока, перемножителя, арифметико-логического блока, р егистра и оперативного запоминающего блока, выход которого соединен с вторым входом арифметико-логического блока . и является выходом процессора, при этом вход аналого-цифрового преобразователя является входом цифрового анализатора комплексного спектра, выход аналого-цифрового преобразователя через регистр соединен с вторым входом перемножителя каждого процессора, адресные входы оперативного запоминающего блока обоих процессоров объединены с первой группой адресных входов постоянного запоминающего блока обоих процессоров и соединены с выходом первого счетчика, вторая группа адресных входов постоянного запоминающего блока обоих процессоров соединена с выходом второго счетчика, счетный вход второго счетчика, вход установки в нулевое состояние триггера и вход запуска аналого-цифрового преобразователя объединены и соединены с выходом переполнения первого счетчика, выход триггера соединен с
1653159
20 входом кода операции арифметико-логического блока каждого процессора, входы записи регистра и оперативного запоминающего блока обоих процессоров 5 объединены со счетным входом первого счетчика и являются тактовым входом цифрового анализатора комплексного спектра, входы обнуления первого и второго счетчиков объединены с входом установки триггера в единичное состояние и являются входом синхронизации цифрового анализатора комплексного спектра, а выходы процессоров являются соответственно выходом дейст- вительноя и мнимой составляющей спектра цифрового анализатора комплексного спектра, 3. Устройство по п.1, о т л и ч аю щ е е с я тем, что блок поиска мак-20 симума выполнен в виде последовательно соединенных первого квадратора, сумматора, первого регистра, первого блока сравнения и первого элемента И, а также второго квадратора, второго, 25 третьего и четвертого регистров, nepsoro и второго триггеров, второго блока сравнения, второго элемента И и счетчика, причем входы первого квад.ратора и второго регистра объединены и являются входом действительной составляющей комплексного спектра, входы второго квадратора и третьего регистра объединены и являются входом мнимой составляющей комплексного спектра, первый вход второго блока сравнения является входом кода порога обнаружения, второй вход объединен с вторым входом первого блока
;сравнения и соединен с выходом сум4О матора, а выход — с первым входом второго элемента И, второй вход которого объединен с вторым входом первого элемента lH и соединен с выходом
nepsoro триггера, третьи:входы перво45 го и второго элементов И объединены со счетным входом счетчика и являют, ая тактовым входом блока поиска максимума, информационный выход счетчика соединен с входом четвертого ре;,"истра, а выход переполнения счетчика - c входом установки в ноль первого триггера, входы записи всех регистров объединены и: оединень; с выходом первого элемента И, выход второго элемента И соединен с входом установки в единицу второго триггера, вход установки в единицу первого триггера объединен с входом установки в ноль второго триггера я входами обнуления счетчика и первого регистра и является входом синхронизации блока поиска максимума, выход второго регистра является выходом максимальной действительной составляющей комплексного спектра, выход третьего регистра — выходом максимальной мнимой составляющей комлексного спектра, выход четвертого регистра — выходом номера частотного канала с максимальным значением модуля комплексного спектра, а выход второго триггера— выходом сигнала обнаружения.
4. Устройство по п.1, о т л и ч аю щ е е с я тем, что блок оценки- ° коррекции выполнен в виде последовательно соединенных первого постоянного запоминающего блока, первого и второго регистров, первого инвертора, первого сумматора, третьего регистра, первого пер емножителя, перво1
ro арифметико-логического блока
Э четвертого регистра, второго сумматора, первого мультиплексора и пятого регистра, последовательно соединенных вторorо постоянного запоминающего блока, второго перемножителя, второго арифметико-логического блока, шестого регистра, третьего сумматора, второго мультиплексора, седьмого регистра и третьего перемножителя, а также синхронизатора, третьего постоянного запоминающего блока, восьмого регистра, четвертого сумматора и второго инвертора, причем первая группа адресных входов первого постоянного запоминающего блока является входом максимальной действительной составляющей комплексного спектра, а вторая группа адресных входов— входом максимальной мнимой составляющей комплексного спектра, вход восьмого регистра является входом номера частотного канала с максимальным значением комплексного спектра, выход первого регистра соединен с вторым входом первого сумматора и через второй инвертор — с первым входом четвертого сумматора, второй вход кото" рого присоединен к выходу второго регистра, третий вход — к входу восьмого регистра, четвертый вход является входом кода числа 1/2, а выход соединен с третьим входом первого сумматора, выход третьего регистра соединен с вторым входом второго перемножителя, выход третьего постоянно1653159
5.. Устройство по п.1, о т л и ч а ю щ е е с я тем, что синхронизатор выполнен в виде последовательно соединенных мультиплексора, первого элемента И, элемента ИЛИ, первого счетчика, постоянного запоминающего блока и регистра, а также триггера, второго элемента И, второго счет- 55 чика и инвертора, причем выход мультиплексора соединен со счетным вхого запоминающего блока подключен к второму входу первого перемножителя, выход четвертого регистра — к второму входу первого арифметико-логичес5 кого блока, выход шестого регистра к второму входу второго арифметикологического блока, выход пятого регистра, являющийся выходом установки частоты, соединен с вторым входом второго сумматора, третий вход которого является входом кода номинального значения промежуточной частоты, а четвертый вход соединен с выходом третьего перемножителя, второй вход третьего перемножителя является входом кода частотной поправки, выход седьмого регистра, являющийся выходом установки производной частоты, подключен к второму входу третьего сумма- 20 тора, второй вход первого мультиплексора является входом кода прогнозируемого значения частоты сигнала, второй вход второго мультиплексора является входом кода прогнозируемого 25 значения .первой производной частоты сигнала, первый выход синхронизатора соединен с адресными входами второго и третьего постоянных запоминающих блоков, второй выход синх- З0 ронизатора — с входами кода операции первого и второго арифметико-логических блоков, третий выход синхронизатора — с входами управления первого и второго мультиплексоров, четвертый выход синхронизатора — с вх одами записи п ер в or о, втор or о, третьего, четвертого, шестого и восьмого регистров, пятый выход синхронизатора, являющийся выходом запуска, — c входами записи пятого и седьмого регистров, первый вход синхронизатора является входом сигнала обнаружения, а второй и третий входы синхронизатора являются, соответственно, тактовым входом и входом синхронизации блока оценки-коррекции. дом второго счетчика, выход переполнения которого соединен с вторым входом элемента ИЛИ, выход элемента
ИЛИ, являющийся четвертым выходом синхронизатора, подключен к входу записи регистра, у которого выход первого разряда соединен с входом управления мультипл ексора, выход второго разряда — с входом обнуления второго счетчика и вторым входом первого элемента И, выход третьего разряда - с первым входом второго элемента И, а выход четвертого разряда является вторым выходом синхронизатора, выход второго элемента И, являющийся пятьсч выходом синхронизатора, соединен с тактовым входом триггера, информационный вход которого объединен со старшим разрядом адресного входа постоянного запоминающего блока и входом инвертора и является первым Вхо дом синхронизатора, а выход триггера является третьим выходом синхронизатора, выход инвертора соединен с входом обнуления первого счетчика, выход которого является первым выходом синхронизатора, кроме того первык вход мультиплексора является вторым входом синхронизатора, а второй вход мультиплексора, объединенный с вторым входом второго элемента И, третьим входом синхронизатора °
6. Устройство по п.1, о т л и ч аю щ е е с я тем, что цифровой синте-. затор частот выполнен в виде последовательно соединенных арифметико-логического блока, первого регистра, первого и второго сумматоров, второго регистра, постоянного запоминающего блока, цифроаналогового преобразователя и фильтра нижних частот, причем выход первого регистра соединен с первым входом арифметико — логического блока, выход второго регистра со- единен с вторым входом второго сумматора, выход фильтра нижних частот является выходом цифрового синтезатора частот, второй вход арифметико-. логического блока является входом установки прогзводной частоты, второй вход первого сумматора является входом установки частоты, вход кода оиерации арифметико-логического блока является входом запуска, а вход записи и ервог о и вт орог î р егис тр ов . объединены и являются тактовым входом цифрового синтезатора частот. с г
Фиг.
Фиг. 3
i6>su
8, 8
7.1
55.4
- 72
55. Э ие.4 zz м .в
2.1 р. Щ CU Св Сг! Сгг С2З Ъ Ь Сз1 Сц Сж СИ Саг Cg Cec
Ы Й 48 45 4 4 If ЬЯ ЬЮ 14 Ь(Й2 ЬЮ Ь4 Ь1 Ь7 ЬЛ Ь4 н п Фиг. 7 «) 2 ч е, »« <ЪИ II С ъ» Ф Вю и И п t» М И фъ».Ф It Ъ» 1МЗ!э9 „с <). 1,653159 Составитель В. Козлов Редактор Т, Лошкарева Техред Л.Олийнык Корректор C. Некмар Заказ 2189 Тираж 465 Подписное ВНИИПИ Государственн го комитета по изобретениям и открытиям при ГКНТ СССР 1 13015, Москва, Ж-35, Раушская наб., д. 4/5 Производственно-издат ел ьс кнй комбн на т "Пате нт ", г . Ужгород, ул. Гагари на, 101
