Многоканальное устройство приоритета

 

Изобретение относится к вычислиг , схему сравнения, эле- , ИЛИ-НЕ 7. Сущность изобретельной технике, в частности к устройствам управления для вычислительных систем. Цель изобретения - уменьшение объема оборудования. Устройство содержит блок 1 памяти, регистры 2, 3, дешифратор 4, менты И 6, тения состоит в обеспечении минимального ооъема адресного пространства блока памяти запросов, в невозможности записи в несколько триггеров второго регистра сигналов запросов и переходе устройства после обслуживания очередного запроса к обслуживанию запроса с наивысшим приоритетом. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (я)5 G 06 F 9/ч6

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4685ч92/24 (22) 03. 05, 89 (46) 07.06.91. Вюп. У 21 (72) Г. Н. Тимонькин, Н.И. Благодарный, В.С. Харченко и С.Н. Ткаченко (53) 681.325(088.8) (56) Авторское свидетельство СССР

У 1180895, кл . G 06 F 9/46, 1984.

Авторское свидетельство СССР

У 1352487, кл. G 06 F 9/46, 1986. (54) МНОГОКАНАЛЬНОЕ УСТРОЙСТВО ПРИО&

ТЕТА (57) Изобретение относится к вычисли„.SU„„1654821 А 1

2 тельной технике, в частности к устройствам управления для вычислительных систем. Цель изобретения — уменьшение объема оборудования. Устройство содержит блок 1 памяти, регистры 2, 3, дешифратор ч, схему 5 сравнения, элементы И 6, ИЛИ-НЕ 7. Сущность изобретения состоит в обеспечении минимального объема адресного пространства блока памяти запросов, в невозможнос ти записи в несколько триггеров второго регистра сигналов запросов и переходе устройства после обслуживания очередного запроса к обслуживанию запроса с наивысшим приоритетом. f ил.

1654821

Изобретение относится к цифровой вычислительной технике, в частности к устройствам приоритета, и может быть использовано для обработки запросов на обслуживание от нескольких активных устройств.

Целью изобретения является уменьшение объема оборудования.

На чертеже приведена функциональная схема устройства.

Многоканальное устройство приоритета содержит блок 1 памяти, регистры 2 и 3, дешифратор 4, схему 5 сравнения, элемент И 6, элемент ИЛИ-НЕ 7, входы 8 запросов,.вход 9 синхронизапии и выходы 10.

Устройство функционирует следующим образом.

В исходном состоянии в регистры 2 и 3 записаны нулевые коды (цепи установки в исходное состояние не показаны). Функционирование устройства расСмотрено на примере трехканального устройства приоритета. 25

Пусть на входы 8,2, 8.3 поступают сигналы запроса. По импульсу с входа

9 эти сигналы записываются в триггеры

2.2 и 2.3. Код 011 с выхода триггеров регистра 2 поступает на схему 5 сравнения и на блок 1 памяти. Из блока 1 памяти по адресу 011 выбирается ,oq 10 и поступает на дешифратор 4.

На втором выходе дешифратора 4 при этом появляется единичный сигнал, который поступает на вход триггера 3.2., 1ак как коды сигналов на информационalum входах схемы 5 равны (на входах 8 сигнал запроса существует до момента окончания его обслуживания) и на выхо- 0 де элемента ИЛИ-НЕ 7 имеет место единичный сигнал, то элемент И 6 открыт по первому и третьему входам. При пос" туплении очередного импульса на вход

9 устройства триггер 3.2 регистра 3 пе 5 переходит в единичное состояние. При этом появляется сигнал на выходе 10.2 устройства (начинает обслуживаться запрос второго канала) и исчезает сигнал на выходе элемента ИЛИ-НЕ 7.

Сигнал с выхода триггера 3.2 поступает на вход сброса триггера 2.1 и обнуляет его. В процессе обслуживания запроса по второму каналу триггер

2„2 находится в нулевом состоянии (сигнал, поступающий на информационный вход по синхроимпульсу с входа

9 в триггер 2.2 не записывается, так как на вход сброса триггера 2 2 подается. единичный сигнал). При этом на выходе блока 1 памяти формируется код очередного запроса.

После обслуживания запроса по второму каналу сигнал на выходе 8.2 исчезает, При этом триггер 3.2 регистра

3 обнуляется, и на выходе элемента

ИЛИ-НЕ 7 появляется единичный сигнал.

Если к моменту прихода очередного импульса на вход 9 состояние сигналов запроса на входах 8 устройства не изменяется относительно их состояния на момент прихода предыдущего импульса на вход 9 (пусть для рассматриваемого примера это имеет место и триггер 2.3 находится в единичном состоянии), то на выходе схемы сравнения существует единичный сигнал. В этом случае по импульсу с входа 9 устройства в триггер 3.3 регистра 3 записывается единичный сигнал и устройство переходит к обслуживанию запроса по третьему каналу. Если состояния сигналов запросов изменяются, например поступает сигнал на вход 8.1 устройства, то сигнал на выходе схемы 5 сравнения исчезает. Следовательно, очередной импульс, поступающий на вход 9 устройства, через элемент И 6 не проходит. По этому импульсу в триггер 2..1. записывается сигнал запроса, поступакщий на вход 8.1 устройства. После обслуживания этого запроса устройство переходит к обслуживанию запроса по третьему каналу.

Формула и з обретения

Многоканальное устройство приоритета, содержащее блок памяти, первый и второй регистры, дешифратор, элемент

ИЛИ-НЕ, причем входы запросов устройства соединены с информационными входами первого регистра, вход синхронизации устройства соединен с входами синхронизации первого регистра, выхо-, ды второго регистра являются выходами устройства и соединены с входами элемента ИЛИ-НЕ, выходы первого регистра соединены с адресными входами блока памяти, о т л и ч а ю щ е е с я тем, что, с целью уменьшения объема оборудования, устройство содержит схему сравнения и элемент И, причем выходы первого регистра соединены с входами первой группы входов схемы сравнения, \ входы запросов устройства соединены с входами второй группы входов схемы сравнения, выход которой соединен с

1654821

Составитель М. Кудряшев

Техред JI,Олийнык Корректор С. шекмар

Редактор 0, Головач

Заказ 1952 Тираж 410 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.Ужгород, ул. Гагарина, 101 первым входом элемента И, вход синхронизации устройства соединен с вторым входом элемента И, выход которого соедине с входом синхронизации второго регистра, выход элемента ИЛИ-НЕ соеди5 нен с третьим входом элемента И, .выI ходы блока памяти соединены с входами деши@ратора, выходы дешифратора соединены с информационными входами второго регистра, входы запросов устройства соединены с входами сброса второго регистра.