Формирователь сетки частот

 

Изобретение может быть использовано для управления импульсными устройствами, в синхронизаторах, цифровых управляющих системах . Цель изобретения - расширение функциональных возможностей - достигается путем формирования как четных, так и нечетных частот относительно опорной частоты, которая достигается соединением второго выхода блока 2 сравнения кодов через вентиль 8 с входом 10 межгрупповых переносов счетного блока 1 Вентиль 8 закрывается при определенном (среднем ) номере групп кодов, начиная с которого группы кодов используются для формирования частот, кратных выходной частоте делителя 4 частоты (не кратно основной частоте счетного блока 1), путем взаимной синхронизации от блока 5 синхронизации выходной частоты делителя 4 частоты и частот на выходе анализатора 7 адреса, а также регистра 6. На выходах дешифратора 3 с номерами меньше среднего номера формируются четные частоты относительно опорной частоты , а на выходах регистра 6 - частоты. кратные частоте на выходе делителя 4 частоты , т.е. частоты, нечетные относительно опорной частоты.2 ил 00

СОЮЗ СОЕЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК я>с Н 03 К 3/84

ГОСУДАP СТВЕ ННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4628930/21 (22) 30,12.88 (46) 15.06.91, Бюл. N. 22 (72) А.В.Хода ков (53) 621.373 (088,8) (56) Авторское свидетельство СССР

M 1287257, кл. Н 03 R 3/84 от 05.04.85(прототип) (54) ФОРМИРОВАТЕЛЬ СЕТКИ ЧАСТОТ (57) Изобретение может быть использовано для управления импульсными устройствами, в синхронизаторах, цифровых управляющих системах. Цель изобретения — расширение функциональных возможностей — достигается путем формирования как четных, так и нечетных частот относительно опорной частоты, которая достигается соединением второго выхода блока

Изобретение относится к импульсной технике, предназначено для управления импульсным устройством, лазерными системами и может быть использовано в синхрониэаторах, цифровых управляющих и вычислительных системах.

Цель изобретения — расширение функциональных возможностей эа счет формирования как четных, так и нечетных частот относительно опорной частоты, На фиг.1 представлена функциональная схема формирователя сетки частот; на фиг.2 — функциональная схема счетного блока, вариант.

Формирователь сетки частот (см. фиг,1) содержит счетный блок 1, блок 2 сравнения кодов, дешифратор 3, делитель 4 частоты, блок 5 синхронизации, регистр 6, анализатор 7 адреса, вентиль 8.

„„Я) „„1656674 А1

2 сравнения кодов через вентиль 8 с входом 10 межгрупповых переносов счетного блока 1. Вентиль 8 закрывается при определенном (среднем) номере групп кодов, начиная с которого группы кодов используются для формирования частот, кратных выходной частоте делителя 4 частоты (не кратно основной частоте счетного блока 1), путем взаимной синхронизации от блока 5 синхронизации выходной частоты делителя 4 частоты и частот на выходе анализатора 7 адреса, а также регистра 6. На выходах дешифратора 3 с номерами меньше среднего номера формируются четные частоты относительно опорной частоты, а на выходах регистра 6 — частоты, кратные частоте на выходе делителя 4 частоты, т.е. частоты, нечетные относительно опорной частоты, 2 ил.

Входная шина 9 соединена с тактовыми входами счетного блока 1 и делителя 4 частоты, выход переполнения которого соединен с входами предустановки блока 5 синхронизации и регистра 6, входы установки которого соединены с первой группой выходов дешифратора 3, адресные входы которого соединены с адресными выходами счетного блока 1, с адресными входами блока 2 сравнения кодов и с входами анализатора 7 адреса, выход которого соединен с входом запуска блока 5 синхронизации и с первым входом вентиля 8, выход которого соединен с входом

10 межгрупповых переносов счетного блока 1, выходы 11 параллельных групп разрядов которого соединены с входами сравнения блока

2 сравнения кодов, первый выход которого соединен со стробирующим входом дешифратора 3 и с входом 12 сброса параллельных групп разрядов блока 1, выход 13 межгруппо) а 0с, (л

1 с) .с 1

Ф >

1656674

25

35

55 вого переноса которого соединен с тактовым входом блока 2 сравнения кодов, второй выход которого соединен с вторым входом вентиля 8.

Выход блока 5 синхронизации соединен с входом 14 межгрупповых переносов счетного блока 1, вход 15 предустановки которого соединен с входом предустановки делителя

4 частоты и с шиной 16 начальной установки. Вторая группа выходов дешифратора 3 является первой выходной шиной 17, Выходы регистра 6 являются второй выходной шиной 18, Счетный блок 1 (см. фиг.2) содержит счетчик 19 адреса, блок 20 оперативной памяти, счетчик 21 параллельных групп разрядов, триггер 22, элемент И-НЕ 23.

Выходы счетчика 19 соединены с адресными входами блока 20 и являются адресными выходами счетного блока 1. Выход переполнения счетчика 19 соединен с первым входом установки триггера 22, второй вход установки которого является входом 14 межгрупповых переносов счетного блока 1.

Тактовый вход счетчика 19 соединен с входом разрешения записи блока 20, с входом записи счетчика 21. с первым входом элемента И-НЕ 23 и является тактовым входом счетного блока 1. Информационные входы блока 20 соединены с выходами счетчика 21, счетный вход которого соединен с тактовым входом триггера 22, с выходом элемента

И вЂ” НЕ 23 и является выходом 13 счетного блока 1. Выходы блока 20 соединены с информационными входами счетчика 21 и являются выходами 11 счетного блока 1, Второй вход элемента И-НЕ 23 соединен с прямым выходом триггера 22, информационный вход которого является входом 10 счетного блока

1. Вход предустановки счетчика 19 является входом 15 счетного блока 1. Вход предустановки счетчика 21 является входом 12 счетного блока 1.

Блок 2 сравнения кодов (см. фиг.1) содержит блок 24 памяти, цифровой компаратор 25, формирователь 26 импульсов по длительности.

Адресные входы блока 24 памяти являются адресными входами блока 2. Выходы блока 24 памяти соединены с первой группой входов цифрового компаратора 25, вторая группа входов которого является входами сравнения блока

2. Выход цифрового компаратора 25 соединен с информационным входом формирователя 26 и является вторым выходом блока 2, Тактовый вход формирователя 26 является тактовым входом блока 2, а выход является первым выходом блока 2.

Блок 5 синхронизации (см. фиг.1) содержит триггер 27, выход которого соединен с входом формирователя 28 импульсов, выход которого является выходом блока 5. Вход установки триггера 27 является входом запуска блока 5. Вход предустановки триггера

27 является входом предустановки блока 5.

Устройство работает следующим образом.

При поступлении на входную шину 9 синхрочастоты счетный блок 1 выдает. на адресные выходы последовательность кодов, определяемую коэффициентом пересчета счетчика 19 (см, фиг. 2) и способом кодирования его состояния, и счетчик 4, включенный дели- лителем частоты, на выходе переполнения выдает импульсы поделенной на его коэффициент пересчета синхрочастоты, Импульсы с выхода переполнения делителя 4 поддерживают в исходном состоянии триггер 27 блока

5 и регистр 6. Счетчик 19 перебирает адреса блока 20, информация по каждому из которых в каждом периоде синхрочастоты считывается в счетчик 21, работающий в этом случае в режиме регистра, и записывается из счетчика 21 в блок 20.

По окончании каждого цикла пересчета счетчика 19 на выходе переполнения счетчика 19 формируется импульс, устанавливающий в единицу триггер 22, который синхроимпульсом с шины 9 стробируется на элементе

И-НЕ 23 и с выхода 13 поступает на счетный вход счетчика 21 и синхровход триггера 22.

Таким образом обеспечивается в каждом цикле пересчета счетчика 19 увеличение кода. хранящегося в блоке 20 по начальному адресу, на единицу. Одновременно с адресами блока 20 перебираются адреса блока

24 и коды на выходе блока 25 сравниваются цифровым компаратором 25 с кодами по тем же адресам на выходе 11 счетного блока 1.

При достижении, например, по нулевому (начальному) адресу кода в блоке 20 значения кода по нулевому адресу в блоке 24 формирователь 26 по импульсу межгруппово о переноса на выходе 13 формирует импульс сброса кода в счетчике 21 и тем самым в блоке 20 по нулевому адресу, Сигнал же с выхода цифрового компаратора 25 через вентиль 8 поступает на вход 10 счетного блока

1, обеспечивает поддержание триггера 22 в состоянии единицы и, тем саМым, формирует перенос в следующую группу разрядов, хранящуюся по следующему адресу (равному единице) в блоке 20.

Таким образом обеспечивается коэффициент пересчета нулевой группой разрядов на величину, записанную в блоке 24 по нулевому адресу.

Аналогично устанавливается коэффициент пересчета остальных групп разрядов, Поделенные импульсы с выхода формирователя 26 стробируют дешифратор 3 и на его

1656674 выходах; определяемых кодом на адресных выходах счетного блока 1, формируют частоты. понижающиеся с увеличением номера выхода дешифратора 3 в число раэ, записанное в блоке 24 по предыдущему адресу. 5

Выходные частоты на шине 17 кратны частоте на выходе переполнения счетчика

19 (см. фиг.2), Анализатор 7 адреса. выполненный, например, в виде схемы И вЂ” НЕ, формирует по 10 одному из адресов, например гю седьмому, при коэффициенте пересчета счетчика 19, равном шестнадцати, отрицательный импульс, во-первых,запрещающий перенос в восьмую группу иэ седьмой по входу 10 счетного блока, во- 15 вторых, устанавливающий в единицу триггер

27. Переброс триггера 27 иэ нуля в единицу вызывает формирование сигнала переноса в восьмую группу по входу 14 счетного блока 1. Такое добавление единицы в восьмую 20 группу происходит только после поступления импульса с выхода делителя 4, частота которого определяется коэффициентом пересчета делителя 4, отличным от коэффициента пересчета счетчика 19 и выбира- 25 емым большим коэффициентом пересчета этого счетчика. Импульсы с выхода переполнения делителя 4, поступая на общий вход предустановки триггеров регистра 6, изменяют состояние тех триггеров регист- 30 ра б, на которые до того поступали частоты, поделенные на коэффициенты, записанные в блоке 24 по адресам, начиная с восьмого по пятнадцатый. Таким образом, на выходной шине 18 формируются 35 импульсы с частотами, определяемыми коэффициентом деления делителя 4 и кодами иэ блока 24 по старшим адресам.

По входной шине 1б делитель 4 1; сне чик 19 могуг быть сброшены т.е, олномо ментно засинхронизован ы.

Необходимо отметить, что в блоке 24 должны храниться уставки, значения K01Qрых на единицу меньше требуемого козф.1 ициента деления соответс1вующей r реп; ы.

Формула изобретения

Формирователь сетки час от. содержащий счетный блок, блок сравнения iëäîâ. дешифратор, адресные входы которого соединены с адресными выходами счетного блока и с адресными входами блока сравнения кодов, синхровход которого соединен с выходом межгрупповых переносов счетного блока, первый выход блока сравнения кодов соединен со стробирующим входом дешифратора и входом сброса параллельной rруппы разрядов счетного блока, выходы параллельных групп разрядов счетного блока соединены с входами сравнения блока сравнения кодов, отличающийся тем, что, с целью расширения функциональных возможностей, е него введен делитель частоты, блок синхронизации, анализатор адреса, вентиль и регистр, выход делителя частоты соединен с входами предустановки блока синхронизации и регистра, входы установки которого соединены с выходами дешифратора, выход блокз синхронизации соединен с входом межгруппового переноса счетного блока, входы анализатора адреса соединены с выходами номеров параллельных групп разрядов счетного блока, а выход соединен с входом запуска блока синхронизации и с первым входом вентиля, второй вход которого соединен с вторым выходом блока сравнения, а выход соединен с входом межгрупповых переносов счетного блока.

1656674

ЩР. 2

Составитель Ю. Сибиряк

Редактор Г. Мозжечкова Техред М.Моргентал Корректор С. Шевкун

Заказ 2312 Тираж480 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35. Раушская наб.. 4/5

Производственно-издательский комбинат "Патент", r, Ужгород, ул.Гагарина, 101