Цифровой фильтр
Изобретение относится к радиотехнике и может быть использовано в системах цифровой обработки сигналов, в частности в автоматике. Цель изобретения - уменьшение фазового запаздывания выходного сигнала относительно входного и упрощение. Цифровой фильтр содержит входную 1 и выходную 6 шины, регистры 2, 4, 5 и 10, сумматор 3, мультиплексоры 11 и 12, элементы ИЛИ 13 и 14, блок 8 синхронизации, вход 7 и выход 9 сигналов синхронизации. В устройстве осуществляется обработка отсчетов входного сигнала в соответствии с алгоритмом рекурсивной фильтрации. 3 ил., 1 табл.
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК (5!)5 Н 03 Н 17/02
ГОСУДАРСТВЕННЫЙ КОМИТЕТ
ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ
ПРИ ГКНТ СССР
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4620001/09 (22) 12.12,88 (46) 15,07.91. Бюл, ¹ 26 (72) С.В,Пан (53) 681.32(088,8) (56) Патент Японии
¹ 61-29167, кл, Н 03 Н 17/02, 1986. (54) ЦИФРОВОЙ ФИЛЬТР (57) Изобретение отностися к радиотехнике и может быть использовано в системах цифровой обработки сигналов, в частности в
„.,!Ы„, 1663758 А1 автоматике. Цель изобретения — уменьшение фазового запаздывания выходного сигнала относительно входного и упрощение.
Цифровой фильтр содержит входную 1 и выходную 6 шины, регистры 2,4,5 и 10, сумматор 3, мультиплексоры 11 и 12, элементы
ИЛИ 13 и 14, блок 8 синхронизации, вход 7 и выход 9 сигналов синхронизации. В устройстве осуществляется обработка отсчетов входного сигнала в соответствии с алгоритмомм рекурсивной фильтрации. 3 ил., 1 табл.
1663758
Изобретение относится к радиотехнике и может быть использовано в системах цифровой обработки сигналов, в частности в автоматике.
Цель изобретения — уменьшение фазового запаздывания выходного сигнала относительно входного и упрощение.
На фиг. 1 приведена электрическая структурная схема цифрового фильтра; на фиг,2 — временные диаграммы его работы; на фиг,3 — пример выполнения блока синхронизации.
Цифровой фильтр содержит входную шину 1, входной регистр 2, сумматор 3, регистр
4 сумматора, выходной регистр 5, выходную шину 6, вход 7 сигнала сопровождения, блок
8 синхронизации, выход 9 сигнала синхронизации, регистр 10 состояний, первый и второй мультиплексоры 11 и 12, первый и второй элементы ИЛИ 13 и 14.
Блок 8 синхронизации содержит генератор 15 тактовых импульсов, счетчик 16, блок 17 постоянной памяти, триггер 18, элемент ИЛИ 19 и элемент И 20.
Цифровой фильтр работает работает следующим образом.
Поскольку цифровые фильтры (ЦФ) высоких порядков обычно реализуются в виде каскадного соединения цифровых фильтров .второго порядка, ограничимся рассмотрением цифрового фильтра второго порядка.
Разностное уравнение, описывающее работу ЦФ второго порядка в общем виде, следующее:
Yn= (а Уп-)+ (Ь|Хп-i, (1) а1 и bi — коэффициенты;
Уп и Xn — соответственно выходной и входной отсчеты в и-й момент времени, Структура предлагаемого ЦФ определяется следующим алгоритмом, который получается из разностного уравнения (1):
УП=Ьо2;
Z=Xn+K3, Vn-1+K4Vn-2;
Vn=Z-K1Vn-1 K2Vn-2, ГДЕ Vn,Vn-1,Vn-г — ОтСЧЕтЫ СОСтОЯНИй ЦФ СОответственно в п-й, (n-1)-й, (n-2)-й моменты времени;
К1=Ь1/Ьо, К2=Ьг/Ьо, Кз=Ь1/Ьо+э1
К4=Ьг/Ьо+аг, Ьо,Ь1,Ьг,a1,аг — коэффициенты разностного уравнен ия (1).
Беэ потери общности рассуждений можно считать коэффициент b> равным ближайшему к нему числу 2 Р, где р=О, +1, +2.„, так как bn влияет только на коэффициент усиления. При этом очевидно, что умножение на Ьо можно реализовать сдвигом числа
Z влево на -р разрядов.
Входной регистр 2 предназначен для приема и хранения входного отсчета Хп, а также
5 для приема, сдвига и инвертирования при неОбХОдИМОСтИ ОтСЧЕтОВ СОСтаяНИя Vn-1, Vn-г.
Сумматор 3 предназначен для суммирования или вычитания чисел, а также для прибавления единицы по входу переноса при
10 получении дополнительного кода из кода, поступающего в виде обратного (инверсного) кода из входного регистра 2.
Регистр 4 служит для промежуточного хранения рассчитываемых величин.
15 Выходной регистр 5 служит для хранеУп ния числа Z= —. Выходной отсчет Ул полЬо учается из числа Z автоматически при сьеме информации с выходной шины 6 со сдвигом
20 вправо на р разрядов, где p=j log2b>! .
Регистр 10 служит для хранения двух отСЧЕТОВ СОСТОЯНИЯ Vn-1,Vn-2 В ВИДЕ ОДНОЙ ПОСЛЕдовательной кодовой посылки разрядностью
2m, где m — разрядность входного регистра 2, 25 сумматора 3, регистра 4, выходного регистра 5.
Мультиплексор 11 предназначен для подачи на последовательный вход входного регистра 2 сигнала с выхода регистра 10 состояния (при У з=1) или сигнала со старше30 ro разряда параллельного выхода входного регистра 2 (при Уз=О).
Мультиплексор 12 предназначен для подачи на вход регистра 10 сигнала младшего разряда параллельного выхода регистра
35 4 (при У4=1) или сигнала с выхода регистра
10 (при У1о=О).
Блок 8 предназначен для обеспечения режима ожидания входного отсчета и для выработки управляющих сигналов в соот40 ветствии с алгоритмом работы цифрового . фильтра. При этом, меняя соответствующим образом последовательность следования управляющих сигналов, можно изменить соответственно параметры ЦФ.
45 Рассмотрим функции, выполняемые управляющими сигналами У1...У1о, которые подаются на устройство из блока 8;
1 — прямой выходной код из входного регистра 2;
Π— инверсное представление выходного кода входного регистра 2 (а также сложение с единицей в сумматоре 3 по входу переноса);
= 1 — разрешение параллельной записи во входной регистр 2 при перепаде сигнала из "О" "1" по входу синхронизации входного регистра 2;
0 — разрешение последовательной записи по последовательному входу во
1бб3758 входной регистр 2 при перепаде сигнала из "0" в "1" по входу синхронизации входного регистра 2;
1 — подключение к последовательному входу входного регистра 2 выхода 5 регистра 10 через первый мультиплекспр 11; ja 0 — подключение к последовательному входу входного регистра 2 старшего разряда параллельного выхода вход- 10 ного регистра 2; — управляющий сигнал, представляющий последовательность из 24 по ложительных импульсов. По передним фронтам этих импульсов (при 15
9„У2=0) производится последовательный сдвиг информации одновременно во входном регистре 2, в регистре 4 и в регистре 10. При этом У4 поступает на входы синхронизации входного регист 20 ра 2 и регистра 4 через первый и второй элементы ИЛИ 13, 14 соответственно; . — каждый перепад из "0" в "1" этого сгинала приводит к сдвигу информации влево во входном регистре 2 при У2=0 25 или к параллельной записи во входной регистр 2 при У2=1; . -. 1 — разрешение параллельной запи си в регистр 4 при перепаде сигнала по входу синхронизации регистра 4 из "0" 30 в "1";
- - 0 — разрешение последовательной за писи в регистр 4 при перепаде сигнал по входу синхронизации регистра 4 из
"0" в "1"; 35 — сигнал обнуления регистра (при
У7=1); — перепад из "0" в "1" этого сигнала
В приводит к параллельной записи информации в регисто 4 при Уо =1. При 40 этом сигнал поступает на вход синхронизации регистра 4 через второй элеент ИЛИ 14; — перепад из "0" в "1" этого сигнала приводит к параллельной записи ин- 45 формации в выходной регистр 5. Yg дополнительно поступает на выход 9; — 1 — подключение младшего разряа параллельного выхода регистра 4 к входу регистра 10 через второй мульти- 50 плексор 12; — подключение входа регистра 10 сотояния на вход регистра 10 состояния через второй мультиплексор 12.
Рассмотрим работу предлагаемого ЦФ 55 сначала качественно, разбив период на условные шаги.
Шаг 1. Исходное состояние, В регистре4 находится предварительно рассчитанное число
Z =Кззп-1+K4Vn-2
Шаг 2. По приходу входного отсчета Хп рассчитывается число Z=Xn+Z в сумматоре
3 с фиксацией результата в регистре 4.
Шаг 3. Производится подсчет выходного отсчета Yn=bo Z, Шаг 4. Производится расчет отсчета состоянияия
Vn=Z-К1Чп-1 K2Vn-2
Результат фиксируется в регистре сумматора 4.
Шаг 5. Вследствие "устранения" информации производится "переобозначение" через соответствующую пересылку
Vn+Vn-1 Vn-2, Шаг 6. Производится предварительный расчет
Z.,= K3Vn-1+ K4Vn-2 с вновь образованными отсчетами состояния Vn-1 и Vn-2 на шаге 5.
LUar 7. Исходное состояние.
Таким образом, фазовое запаздывание выходной информации относительно входной в предлагаемом ЦФ определяется фактически временем выполнения условных шагов 2 и 3.
Умножение отсчета на коэффициент производится с помощью сдвигов и сложений в соответствии с формулой
КЧ= Ki(V 2 ). !
=о где К,K1...К вЂ” разряды дополнительного кода коэффициента.
При этом отсчет V, помещенный во входной регистр 2, сдвигается в нем вправо и соответственно складывается в сумматоре
3 с накапливаемой частью, размещенной в регистре 4 в соответствии со значением Кь
Если К вЂ” отрицательный, то сдвигаемый отсчет представляется на входе сумматора 3 в виде дополнительного кода: инверсия кода во входном регистре 2 и сложение с единицей в сумматоре 3 (подача "1" на вход инвертирования Ь входного регистра 2 и вход переноса р сумматора 3 соответственно).
Теперь подробно рассмотрим работу предлагаемого цифрового фильтра на конкретном примере реализации цифрового фильтра нижних частот второго порядка с коэффициентами в двоичном виде: К1 =10;
K2=1; Кз=11, 1 1 01 0101; К4=1,11011101;
Ь о=0,0000001.
Предположим, что разрядность входных и выходных отсчетов равна m, а результате умножения усекается после О дробных разрядов. Тогда разрядность входного регистра 2, выходного регистра 5, регистра 4 и сумматора 3 равна р=(я+О+8), а раэряд1663758
50 ность регистра 10 равна 2Р. Для определенности можно принять m=12, D=4, р=24.
В таблице показаны управляющие сигналы У1„У1о и условные шаги работы ЦФ в зависимости от микротактов — периодов следования импульсов с генератора 15 при реализации данного конкретного ЦФ, Шаг 1: исходное состояние: — в регистре сумматора 4 зафиксировано заранее рассчитанное число
= КЗЧп-1+K4Vn-2;
1 — блок 8 находится в режиме ожидания, при этом триггер 18 находится в единичном состоянии и через элемент ИЛИ 19 поддерживает счетчик 16 по входу R в нулевом положении.
Шаг 2; — очередной импульс по входу 7 поступает в блок 8 синхронизации и принудительно устанавливает (или подтверждает) в нулевое состояние счетчик 16 по входу Р через элемент ИЛИ 19. Одновременно по входу R обнуляется триггер 18; — после того как на входе счетчика 16 устанавливается логический нуль, он начлнает счет импульсов с генератора 15, Начинает изменяться код на входах адреса блока 17, и блок 8 начинает вырабатывать управляющие сигналы У1,. У1н; — сопровождаемый импульсом по входу 7 входной отсчет Хп поступает на параллельный вход входного регистра 2;
-последовательно производятся действия:
3allNcb Хп Во входной регистр 2, суМММрое8ние Xn+Z в сумматоре 3, запись Z.=Xn+Z в
1 1 регистр 4, Шаг 3: — число Z из регистра 4 переписывается в выходной регистр 5, Управляющий сигнал Yg одновременно поступает на вход синхронйзации выходного регистоа и на выход 9.
При этом выходной отсчет Уп получается на выходной шине 6 автоматически из числа Z вследствие того, что информация считывается со сдвигом на (-р) разрядов (умножение на коэффициент bo=2").
Шаг 4 . — производится расчет Vn=Z-K1Vn-1-Kz2Vn-г, для чего осуществляется циклический сдвиг информации в регистре 10 на 24 разряда влево через мультиплексор 12. При этом информация в регистре 10 о двух отсчетах состояний (Чп-1, Чп-2), представленная одним последовательным 48-разрядным кодом, ПОЛУЧаЕтСЯ ПЕРЕСтаВЛЕННОй МЕСтаМИ (Чп-2, Vn-1). В пРоЦессе сДвига выхоДнаЯ инфоРмацИя рЕГИСтра 10 (Чп-2) ЗаПИСЫВавтея ПО ПОследовательному входу во входной регистр
2 через мультиплексор 11;
40 — производится расчет промежуточной величины VnnpoM=Z-K2Vn-2. При этом умножение производится рассмотренным ранее способом при помощи сдвигов и сложений (вычитаний); — снова производится циклический сдвиг
ИНфОРМНЦИИ В РЕГИСТРЕ 10 (Vn-2, Vn-1) На 24 разряда влево через мультиплексор 12. При этом информация снова меняется местами (Vn-1, Чп-2). Одновременно с этим выходная инфоРмаЦил из РегистРа 10 (Vn-1) записывается во входной регистр 2 через мультиплексор 11; — далее производится расчет Чп=ЧппромК1Чп-1.
Шаг 5: производится одновременная последовательная пересылка информации
Чп Чп-1 Чп-2, — информация Чп поступает из регистра 4 на вход регистра 10 через мультиплексор 12; — одновременная пересылка Чп-1Чп-2 производится внутри регистра 10, После пересылки в регистре 10 будет информация (Чп, Vn-1); Но так как эта инфоРмаЦиЯ в слеДУющем такте поступления очередного входного отсчета Хп "устареет", то в дальнейшем в предварительных расчетах она будет считатЬСя На ШаГ "СтарЕЕ", т.Е. (Vn-1, Vn-2).
Шаг 6: производится предварительный
РаСЧЕт Z =КЗЧп-1+K4Vn-2i ДЛЯ ЧЕГО:
1 — обнуляется регистр 4; — далее расчет аналогичен расчету на шаге 4.
Шаг 7: подготовка исходного состояния: — в РегистРе 4 нахоДитсл Z =КЭЧ,-1+K4Vn 2i — в РегистРе 10 — инфоРмациЯ (Чп-1, Чп-2); — блок 8 переводится в режим ожидания, так как в последнем управляющем слове из блока 17 по 11-му его выходу поступает сигнал на вход С-триггера 18 и переводит последний в единичное исходное состояние.
Счетчик 16 принудительно переводится в нулевое состояние по входу установки нуля.
Функционирование предлагаемого цифрового фильтра внутри периода Т поступления входных отсчетов Хп можно представить тремя участками (фиг,2):
Тзапаздывания участок получения Уп из Xn, Тподготовки — участок выполнения подготовительных расчетов до прихода очередного Хп;
Тожидания — участок ожидания очередного входного отсчета после выполнения всего объема вычислений в данном периоде Т.
Тожидания необязателен для работы цифро-
БОГО фильтра.
ПРИ ЭТОМ Тсчета=ТЗапаздывания+ Тподготовки — время выполнения полного объема вычислений за период Т.
На фиг.2"а" и "в" приведены синхроимпульсы на входе 7 и выходе 9 соответственно; на фиг,2"б" и "г" — входной и выходной
1663758
20
II
У4 У5 б
У, О О О О о о о о о о о о о 1 а о
Рог г
2 (х+К V7„. +
++R а 1- 2) =
Z - RG4
О О 1 О о о о о о о о о о о о о
О 1 О О (к-к,v 2)ко сумматора 4 при (К =1) О О О О
О О О О
О О О О
О О О О
О 1 О О
0 О 0 О
16
17
О О
1 О
1 О
1 О
О О О
О О О
1 24п о
О О 0
О t О О
О О О 1
О О О 1
1 О О О умм тора 4
V„ ZRG2
Умнол ение
V g К и оцно временно 4нк сация промеау точных р ез улвтатов в RG cyH маторов 4
О О
О О
О О
О О
О О
О О
1 24,„0
О О О
О О 1
О О 0
О О 1
О 0 О
1 О
1 О
1 О
1 О
1 О
1 О
19
2!
22
23
24 о О
О О
О О
О О
О О
О О
61
6 г.
6j отсчеты на входной 1 и выходной 6 шинах соответственно.
Формула изобретения
Цифровой фильтр, содержащий входной регистр, последовательно соединенные сумматор, регистр сумматора и выходной регистр, а также регистр состояний, первый и второй мультиплексоры и блок синхронизации, причем параллельный вход входного и выход выходного регистров являются входной и выходной шиной цифрового фильтра, отличающийся тем, что, с целью уменьшения фазового запаздывания выходного сигнала относительно входного и упрощения, введены первый и второй.элементы ИЛИ, выходы которых соединены с входами синхронизации входного регистра и регистра сумматора соответственно, выходы которых подключены к первому и второму входам сумматора соответственно, вход переноса которого соединен с входом управления входного регистра и первым выходом блока синхронизации, второй и третий выходы которого соединены с входом разрешения параллельной записи входного регистра и управляющим входом первого
Микро У1 Уг Уэ такт
О 1. 1 О О О
1 1 1 О 0 1 г о о о о о
3 О О О О О
О 0 О О 0
О О 1 24„0
О О О О О о о о о о О О О О О
9 О О О О О
10 О О 1 24п. О
11 О О О О 0.
12 О О О О О
13 О О О О О
14 О О О О О мультиплексора соответственно, четвертый выход блока синхронизации соединен с первыми входами первого и второго элементов ИЛИ и входом синхронизации регистра состояний, а пятый, шестой, седьмой, восьмой, девятый и десятый выходы блока синхронизации соединены с вторым входом первого элемента ИЛИ, входом разрешения параллельной записи регистра сумматора, входом сброса регистра сумматора, вторым входом второго элемента ИЛИ, входом синхронизации выходного регистра и управляющим входом второго мультиплексора соответственно, причем младший разряд выхода регистра сумматора соединен с последовательным входом регистра сумматора и первым входом второго мультиплексора, выход которого соединен с входом регистра состояний, выход которого соединен с вторым входом второго мультиплексора и первым входом первого мультиплексора, выход которого соединен с последовательным входом входного регистра, старший разряд выхода которого соединен с вторым входом первого мультиплексора.
У7 У Ур У Усл. Комментарий
B 9 !О шаг
4 V 1 -э.КС2
4
4 V RG с умматора 4 при =2
5
n Vи-1 л-2
6 O RG с а
1бб3758
Продолжение таблицы
"в ч
Комментарий ф айаг
Никротакт
О 6
О 6
О 6
О 6
О 6
О 6
О 6
О б
Умножение
V. К и одновременно фиксация результатов в RG сум маторе 4
О
О
О
О
О
О
О
О б
О 6
О 6
О 6
О 6
Загрузка Ч„< RG2
24
О
° Умножение
Чп1 К1 и Од новременно суммирование
V„„1.Ê, +
+ Vn-2 Kz
О
О
О
О
О
О
О
О
О
Умножение
V„1. К1и одно временно сум мирование
Ve-1 К1 +
+ п»2.
О
О О
О О
0 О
О О
О 1
О О
О .1
О
О
О
О
О
О
О
О
О
О
О
О
О
24 - двадцать четыре импульса сдвига информации во регистрах ЦФ одновременно. внутр енних
BC BX
26
27
28
29 зо
З1 зг зз
34
36
З7
38
39
41
42
43
44
46
47
49
51 52
53
54
56
57
58
59
61
1
1
1
1
1
1
1
1.
1
1
1
1
О
О
О о о о
О о
О
О
О о
О
О
О
О
О о
О о о
О
О о
О о о
О о о
1 о
О о о о
О
1 о
1 о
О
О
О
О
О
О
О
О
О
О
О
О
О
О .О
О
О
О
О
О
О
О
О
О
О 6
О 6
О 6
0 б
О 6
О 6
О 6
О 6
О 6
О 6
О 6
О 6
О 6
О 7
1бб3758
Заказ 2274 Тираж 448 Подписное
ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР
113035, Москва, Ж-35, Раувская наб., 4/5
Составитель А.Музычук
Редактор А.Маковская Техред М.Моргентал Корректор О.Ципле
Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101
У
УГ
9s
Уз и
Уу
Ó8
Уу
У
