Аналого-цифровой преобразователь

 

Изобретение относится к цифровой измерительной и вычислительной технике и может быть использовано для преобразования аналоговых величин в цифровые. Изобретение позволяет повысить точность преобразования. Это достигается тем, что в аналого-цифровом преобразователе, содержащем аналоговый коммутатор 2, цифроаналоговый преобразователь 3, регистр 31 последовательного приближения, блок 11 сравнения, цифроаналоговый преобразователь 13, элемент И 17, вычислительный блок 22, блок 4 управления, регистр 15, цифровой коммутатор 14, блок 16 постоянной памяти, регистр 15 выполнен в виде регистра последовательного приближения, а также изменены связи между блоками, что позволяет повысить точность более чем в 3 раза. 2 з.п. ф-лы, 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСt È×ЕСКИХ

РЕСПУБЛИК (51)5 Н 03 M 1/26

ГОСУДАРСТВЕННЫИ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТфPCKOMY СВИДЕТЕЛЬСТВУ (21) 4723091/24 (22) 24.07,89 (46) 30.07.91. Бюл. М 28 (71) Специальное конструкторско-технологическое бюро "Модуль" Винницкого политехнического института (72) В.И,Моисеев, В,Я.Стейская, В.Я,Майстришин и И.С,Левачкова (53) 681.325 (088.8) (56) Авторское свидетельство СССР

hk 788272, кл. Н 02 J 13/00, 1979.

Авторское свидетельство СССР

М 1216827, кл. Н 03 M 1/26, 1984. (54) АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ (57) Изобретение относится к цифровой измерительной и вычислительной технике и!

Ы» 1667249 А1 может быть использовано для преобразования аналоговых величин в цифровые. Изобретение позволяет повысить точность преобразования. Это достигается тем, что в аналого-цифровом преобразователе, содержащем аналоговый коммутатор 2, цифроаналоговый преобразователь 3, регистр 31 последовательного приближения, блок 11 сравнения, цифроаналоговый преобразователь 13, элемент И 17, вычислительный блок 22, блок 4 управления, регистр 15, цифровой коммутатор 14, блок 16 постоянной памяти, регистр 15 выполнен в виде регистра последовательного приближения, а также изменены связи между блоками, что позволяет повысить точность более чем в 3 раза. 2 з,п. ф-лы, 3 ил, год

1667249

Изобретение от носится к цифроаналоговой измерительной и вычислительной технике и может быть использовано для преобразования аналоговых величин в цифровые. Э

Целью изобретения является повышение точности.

На фиг. 1 приведена функциональная схема устройства; на фиг. 2 — функциональная схема вычислительного блока; нэ 10 фиг, 3 — функциональная схема блока управления.

Преобразователь,фиг, 1) содержит вход

1, аналоговый коммутатор 2 цифроаналоговый преобразователь 3 (ЦАП), блок 4 уп- 15 равления и регистр последовательного приближения. входы 5, 6 блока 4 yIII;аппения, выходы 7, 8, 9, вход 10 блока 4, блок

11 сравнения, выходы 12 блока-4, цифроаналоговый преобразователь 13 (ЦЛП}, 20 цифровой коммутатор 14, регистр 15 последовательного приближения, блок 16 пос3оянной памяти, элемент И 17, выход 18 и вход

19 блока ч, адресныо выходы 20, выход 21 блока 4, вычислительный блок 22 ВБ, выхо 25 ды 23-?9, 30 блока 4, выходь: 32 yr.тройства регистр 31 последовательного epact=,ëI; е ния.

Вычислительный блок (фиг. 2) содержит блок 33 оперативной памяти, блок 34 посто- 30 янной памяти, цифровой коммутатор 35, арифметико-логический блок 36 (ЛГ1Б), регистр 37.

Блок управления содержит постоянное запоминающее устройство 38 (ПЗУ), регист- 35 ры 39, 40, Цифроаналоговые преобразователи 3, 13 должны быть выполнены на основе избыточных иэмерительн,lx кодов.

Коли ество адресных входов блока 16 40 выбирается иэ условия возможности адпесации массива, содержащего m С-разрядных кодовых комбинаций

С = 1092m, (1)

Количество адресных входов вычисли- 45 тельного блока К определяется по числу и + d адресуемых разрядов и вычисляется по формуле

К= 1оцг(п+ 4). (2)

Количество управляющих входов вычис- 50 лительного блока 22 f зависит от реализации и типа элементов. входящих B вычислительный блок, Если вычислительный блок выполнить согласно фиг. 2, го количество f входов вычислительного блока 55 равно 7, Устройство функционирует в двух режимах: самоповерки и непосредственного а нагого-цифрового и реобра 30 B à I ел я ., i.;oðрекцивй, причем во в ором режил1с ус1ьч йство функционируе аналогично известному устройству, При этом происходит преобразование аналогового сигнала А» в двоичный код с помощью всех блоков устройства, за исключением цифроаналогового преобразователя 3, регистра 31 и блока 16. Укаэанное преобразование осуществляется с учетом кодов К реальных значений весов разрядов цифроаналогового преобразователя 13, Результат преобразования K(A») формируется в регистре вычислительного блока 22 по формуле и+с!

К(А,х) =-, о; .. (3)

I=1 где d, P (0,1) двоичная цифра результата уравновешивания А„х сигналом Ах.

Функционирование устройства в режиме непосредстве <ного преобразования периодически прерывается режимом самоповерки. Частота перехода из режима в режим определя —..тся скоростью изменения реальных значений весов разрядов основного цифроэналогol.oI о преобразователя и зависит от стабильности параметров аналоговых узлов и изменения внешних условий.

1 абота устройгтгэ F; режиме сэмоповерки отличается От р боты известного устроиства иным способом Формирования вспомогательного аналогового сигнала.

Данный процесс осуществляется при помощи следующих блоков: регистра 15, блока 16, цифрового коммутатора 14, цифроаналогового преобразователя 13 блока

11 элемента 17. аналогового коммутатора 2, цифроаналогового преобразователя 3 и регистра 31. При этом цифроаналоговый преобразователь 13 должен содержать и + d разрядов, э цифроанэло овый преобразователь 13 (пь > m) разрядов, В свою очередь, в блок 16 на этапе изготовления должны быть записаны п1 rb-разрядных кодовых коылбинаций I(bI каждая иэ которых содержит только одну значащую единицу в группе корректиоуемых разрядов(1-м разряде) и несколько единиц в группе некорректируемых разрядов, а именно.

1 2„.1... m m <1.. nlrb кь10 О... 1... 0 x„,х.

Рассмотрим работу устройства в режиме сэмоповерки (ОПС4), Переход в режим самоповерки происходит при подаче отрицательного импул,са на вход 5 блока 4.

Режим самсповерки каждого I-го разрядя гостоит и= трех этапов, На первом этапе производится формирование аналоговой величины Аьь Вторсй этап эаключаетс в кодировании А;,, весами ЦАП 13 и форми1667249 ровании кодовой комбинации Kl в регистре

37, На третьем этапе выполняется формирование кодовой комбинации К, определение кода Ki = К! — Kl и запись его по адресу

11

ADRS в блок 33, В начале режима самоповерки 1 устанавливается равным m. Номер старшего разряда, участвующего в кодировании i-ro разряда, устанавливается равным (i+ 1), 3атем блок 4 производит сброс регистров 31, 15 подачей серии синхроимпульсов на их входы 8 и 18 соответственно. Низкий уровень сигнала на входах 10, 19 блока 4 свидете lbcTB)åò о том, что на всех выходах регистров 31, 15 установлены уровни логического "0". Далее блок 4 выдает отрицательный импульс на выходе 28, в результате чего производится сброс регистра 37. Сигнал низкого уровня на выходе 7 блока 4 коммутирует выход ЦАП 3 на первый вход блока 11, а сигнал низкого уровня на выходе

21 блока 4 коммутирует и + d выходы блока

16 на п + d входы ЦАП 13, г1а адресной шине блока 16 блок 4 формирует такой адрес, при котором на выход блока 16 выдается кодовая комбинация Kbi. Код Kb! поступает на вход ЦАП

13, на выходе которого устанавливается соответствующая входному коду Kb; аналоговая величина Àbi. Далее производится поразрядное уравновешивание аналоговой величины Аь1 разрядами ЦАП 3 следующим образом. На первый вход регистра

31 подается положительный импульс, по переднему фронту которого первый выход регистра 31 устанавливается в состояние логической "1", и на вход ЦАП 3 поступает кодовая комбинация 100... О, а соответствующий ей аналоговый сигнал с выхода

ЦАП 3 поступает на первый вход блока 11.

Выходной сигнал блока 11 поступает на вход 6 блока 4, По низкому уровню этого сигнала принимается решение о выключении первого разряда выходной шины регистра 31 и на его вход 9 блок 4 выдает сигнал низкого уровня. В противном случае на данный вход поступает уровень логической "1". По заднему фронту импульса на первом входе регистра 31 информация с его второго входа переписывается на первый вход, а следующий за ним выход переводится в состояние логической "1".

Далее устройство работает аналогичным образом. По окончании процесса поразрядного уравновешивания аналоговой величины Аь! разрядами ЦАП 3 на выходе регистра 31 устанавливается сигнал низкого уровня, который поступает на вход 10

55 блока 4, На выходе LIAll 3 при этом устанавливается требуемое значение вспомогательной величины Ab1, которая поступает на первый вход блока 11.

После этого начинается второй этап режима самоповерки. Блок 4 выдает сигнал

21, равный логической "1", При этом выходная шина регистра 15 коммутируется на входы ЦАП 13. Далее блок 4 подает !

j — 1) импульсов на вход 18 регистра 15, r:ðåäâàðèTåëüíî подав на второй вход элемента 17 отрицательный сигнал. В результате на (J — 1) старших разрядах регистра

15 установятся уровни логического "0". а

J-й разряд установится я состояние логической "1". Далее блок 4 выдает положительный сигнал на выходе 12, который разрешает прохождение сигналов с выхода блока

11 на второй вход регистра 15. В процессе уравновешивания блок 4 анализирует состояние выхода блока 1",. Если сигнал на этом выходе положительный, то блок 4 формирует на выходах 30 адрес ADRi и подает сигнал низкого уровня на блок 22.

Далее ачализируется принадлежность Jго разряда к группе "точных" Q m) или "неточных" (J < m) разрядов. При выполнении условия j < m блок 4 выдает сигнал низкого уровня на выходе 26, по которому на вторые входы АЛБ 36 коммутируются выходы блока 33, и сигнал низкого уровня на выходе

25, по которому информация иэ блока 33 считывается на вторые входы АЛБ 36, При J > m блок 4 выдаетсигнал высокого уровня на выходе 26, по которому на вторые входы АЛБ 36 коммутируются выходы, блока 34, После этого блок 4 выдает отрицательный импульс на выходе 27, по которому происходит суммирование данных, присутствующих на первом и втором входах

АЛ 536. Далее блок 4 выдает сигнал высокого уровня на выход 23, отключающий блок 33 и 34 от соответствующей группы входов коммутатора 35. По переднему фронту сигнала на выходе 29 блока 3 информация с выходов АЛБ 36 переписывается в регистр 37, По заднему фронту импульса на первом входе регистра 15 информация с его второго входа переписывается на J-й выход, а следующий за ним (j + 1)-й выход переводится в состояние логической "1", После этого производится увеличение номера разряда J на

1 и блок 4 переходит к анализу сигнала на входе 6. Далее процесс кодирования Ль! происходит аналогично.

О конце второго этапа режима самоповерки свидетельствует сигнал низкого уров1667249

55 ня на входе 19 блока 4. По окончании э о -о этапа в регистре 37 хранится кодовая комбинация К .

В начале третьего этапа производится сброс регистра 15 путем подачи на него серии синхроимпульсов до прихода отрицательного сигнала на выходе регистра 15.

Номер j устанавливается равным номеру поверяемого разряда 1, Далее процесс кодирования Ab разрядами ЦАП 13 происходит аналогично описанному выше.

Отличие состоит, во-первых, в том, что в процессе кодирования принимает участие поверяемый разряд, во-вторых, в том, что при включении определенного разряда код, соответствующий его весу, вычитается из кодовой комбинации, запомненной в регистре 37 по окончании второго этапа режима самоповерки, исключение составляет код веса поверяемого разряда: его вес не вычитается из результата, полученого при первом кодировании Ab . Далее полученный код поверяемого разряда

Ki = К) — К переписывается из регистра 37 в блок 33, Для этого блок 4 формирует на выходах 30 адрес ячейки блока 33, по которому будет занесен определенный код

Кь На выходах 23 и 24 блок 3 выдает сигналы низкого уровня CS u WR соответственно, по которым кодовая комбинация заносится в блок 33.

На этом поверка 1-го разряда закончена и устройство переходит к поверке следующего (1 — 1) разряда из группы "грубых", Рассмотрим работу устройства в режиме непосредственного преобразования.

Блок 4 выдает сигнал высокого уровня

У1, поступающий на управляемый вход аналогового коммутатора 2 и коммутирующий вход 1 на первый вход блока 11 и сигнал высокого уровня Уз, коммутирующий (и + d) выходов регистра 15 на входы цифроаналогового преобразователя 13.

На выходе 12 блока 4 устанавливается сигнал высокого уровня, разрешающий подачу выходных сигналов блока 11 на второй вход регистра 15, Сигнал Y

28 блока 4 производит сброс регистра 37 вычислительного блока 22. Далее блок 4 выполняет сброс регистра 15 подачей серии синхроимпульсов íà его второй вход.

Сигнал низкого уровня на входе 19 блока

4 свидетельствует о готовности регистра

15 к работе. На входы 30 блок 4 выставляет адрес первого (старшего) разряда. Затем на второй вход регистра 15 поступает синхроимпульс с выхода 18 блока, по которому первый выход регистра 15 устанавливается в состояние логическои 1" и нг

45 выходы ЦАП 13 подае ся кодовая комбинация 100... О, а соответствующий ей аналоговый сигнал с выхода поступает на второй вход блока 11. Выходной сигнал блока 11 поступает на вход 6 блока 4 и на второй вход регистра 15. Низкий уровень этого сигнала выключает первый разряд цифроаналогового преобразователя 13 при подаче синхроимпульса на первый вход регистра 15, а его второй выход переводится в состояние логической "1". По высокому уровню выходного сигнала блока 11 разряд цифроаналогового преобразователя 13 остается включенным, На первых выходах 30 блока 4 устанавливается адрес веса следующего разряда. Дальнейшее уравновешивание входного аналогового сигнала разрядами основного цифроаналогового преобразователя происходит аналогично. Если в процессе кодирования принято решение о включении определенного разряда цифроаналогового преобразователя

13, то определяется принадлежность разряда к группе "точных" или "грубь х" разрядов и блок 4 выдает сигнал 26 низкого уровня, коммутирующий на вторые входы арифметико-логического блока 35 выходы блока 33 в случае, если разряд "грубый", или сигнал 26 высокого уровня, коммутирующий выходы блока 34 в случае, если включивший разряд "точныи", В первом случае блок 4 выдает сигналы 23 (CS) и

25 (R0), во втором — 23. Далее блок 4 выдает сигнал 27 низкого уровня на третий вход арифметико-логического блока

36, при этом выполняется суммирование

I-разрядных кодовых комбинаций, поступающих на вторые входы арифметико-логического блока 36. Управляющий сигнал

29 фиксирует результат сложения в регистре 37. О конце режима непосредственного преобразования свидетельствует сигнал низкого уровня на входе 29 блока 4. При этом на выходах 32 находится кодовая комбинация, соответствующая входному аналоговому сигналу.

Формула изобретения

1. Аналого-цифровой преобразователь, содержащий аналоговый коммутатор, два цифроаналоговых преобразователя, цифровой коммутатор регистр последовательного приближения, блок сравнения, блок постоянной памяти, элемент И, вычислительный блок, регистр, блок управления, первый управляющий вход которого является управляющей шиной, первый управляющий выход соединен с входом упраьления ана логового коммутатора, информационный вход которого является входной шиной, а

1657249

10 аналоговый вход соединяя с я.х1дом первого цифроаналогового преобразователя, выход аналогового K0MмутаToра <.осд чIåí с первым выходом блока сравнения, второй вход которого соединен с выходэм второго цифроаналогового преобразователя, а выход — с первым входом элемента И, второй вход которого соединен с вторым управляющим выходом блока управления, а выход— с первым управляющим входом регистра, третий управляющий выхсд блока,правления соединен с вторым управляющил входом регистра, с четвертого по десятый управляющие выходы блока управления соединены соответственно с первого по седьмой управляющими входами вычислительного блока, первые адресные выходы блока управления соединены с coGTB81ствующими адресными входами El-I÷èñëèòåëüного блока, выходы которого являются выходной шиной, входы блока постоянной памяти соединены с соответствук щими вторыми адресными выходами блока управления, а выходы соединены с сооТВВТсТвующими первыми информационными входами цифрового коммутатора, управляющий вход которого соединен с одинналцатым управляющим выходом б1ока управления, двенадцатый и тринадцатый управляющие выходы которого соединены соответственно с первым и вторым управляющими входами регистра последовательного приближения, первые выходы которого соединены с соответствующими входами первого цифроаналогового преобразователя, отличающийся тем, что, с целью повышения точности преобр аэования, регистр выполнен в виде второго регистра последовательного приближения, первый выход которого соединен с вторым управляющим входом блока управления, вторые выходы — с соответствующими вторыми информационными входами цифрового коммутатора, выходы которого соединены с соответствующими входами второго цифроаналогового преобразователя, второй выход первого регистра последовательного приближения соединен с третьим управляющим входом блока управления, четвертый управляющий вход которого соединен с выходом блока сравнения, 2, Преобразователь по п. 1, о т л и ч а юшийся тем, что вычислительный блок выполнен на блоке оперативной памяти, блоке постоянной памяти, цифровом коммутаторе, арифметико-логическсм блоке и регистре, выходы котор- го соединены с со5

55 ответствую.цими первыми входами блока оперативной памяти и арифметико-логического блока и являются выходами блока, первые входы регистра соединены с соответствующил1 ; выходами арифметико-логического блока, вторые входы которых соединены с соответствующими выходами цифрового коммутатора, первая и вторая группы входов которого соединены с соответствующими выходами блока оперативной памяти и блока постоянной памяти, tl8p вые входы которого объединены соответственно с вторыми входами блока опсративной памяти и являются адреснымн входами блока. второй вход блока постоянной памяти объединен с третьим входом блока оперативной памяти и является первым управляющим входом блока, четвер ый и пятый входы блока оперативной памяти, вход цифрового коммутатора. второй вход арифметико-логического блока, второй и третий входы регистра являются соответственно вторым, третьим, четвертым, пятым, шестым и седьмым управляющими входами блока.

3. Преобразователь по и. 1, о т л и ч а юшийся тем, что блок управления выполнен на постоянном запоминающем устройстве, двух регистрах и генераторе импульСОВ, управляющий вход Ko1oporo обьединен с входом установки первого регистра и является первым управляющим входом блока, инверсный и прямой выходы генератора импульсов соединены соответственно с синхрониэирующими входами второго и первого регистров, информационные входы первого и второго регистров соединены с соответствующими выходами постояного запоминающего устройства, выходы первого регистра соединены с соответствующими первыми входами постоянного запоминающего устройства, второй, третий и четвертый входы которого являются соответственно четвертым, третьим и вторым управляющими входами блока, первый. второй, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый, двенадцатый и тринадцатый выходы второго регистра являются соответственно первым, двенадцатым, тринадцатым, вторым, третьим, одиннадцатым, четвертым, пятым. шестым. седьмым, восьмым. девятым и десятым выходами второго регистра, первые и вторые выходы второго регистра являются соответствующими первыми и вторыми адресными выходами блока.

1667249

1667249

8

У

1l

fg

1f

Ю

Составитель А. Титов

Редактор М. Циткина Техред М,Моргентал Корректор T. Палий

Заказ 2533 Тираж 467 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раущская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина. 101