Устройство для умножения

 

Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих устройств для умножения двоичных и десятичных чисел. Целью изобретения является увеличение быстродействия устройства. Устройство для умножения содержит регистр множимого 1, регистр множителя 2, регистр результата 3, блок 4 формирования кратных множимого, матричный умножитель 5 и блок 6 суммирования. Цель изобретения достигается за счет сокращения времени задержки информации в матричном умножителе, так как формирование кода коррекции происходит во время формирования результатов на выходе вычислительных модулей третьей строки подматрицы, то есть наличие групп корректоров в матричном умножителе не вносит задержки. 8 ил., 2 табл.

СО!ОЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК!

si!s G 06 F 7/52

ГОСУДАРСТВЕ!+!Ый КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

»

I»

\ Ф ос

О с с

00 (Я и (21) 4623596/24 (22) 2 1. 12. 88 (46) 15,08.91. Бюл. М 30 (72) Ю.А,Баран и А.А.Шостак (53) 681.325(088.8) (56) Авторское свидетельство СССР

t+ 1148026, кл. G 06 F 7/52, 1982.

Авторское с видетел ьство СС С P ч". 1578711, кл. G 06 F 7/52, 1988. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ (57) Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих устройств для умножения двоичных и десятичных чи„,,!Ы,„, 1670685 А1 сел. Целью изобретения является увеличение быстродействия устройства. Устройство для умножения содержит регистр множимого 1, регистр множителя 2, регистр результата 3, блок 4 формирования кратных множимого, матричный умножитель 5 и блок

6 суммирования. Цель изобретения достигается за счет сокращения времени задержки информации в матричном умножителе, так как формирование кода коррекции происходит во время формирования результатов на выходе вычислительных модулей третьей строки подматрицы, т.е, наличие групп корректоров в матричном множителе не вносит задержки. 8 ил., 2 табл.

1670685

Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих устройств для умножения чисел, представленных в двоичной и десятичной системах счисления.

Цель изобретения — повышение быстродействия устройства.

На фиг.1 представлена функциональная схема устройства для умножения; на фиг.2 — структурная схема расположения вычислительных модулей в умножителе; на фиг.3 — функциональная схема двух соседних тетрад двух смежных подматриц матричного умножителя; на фиг.4 — функциональная схема вычислительного модуля первой и второй строк каждой подматрицы матричного умножителя; на фиг.5 — функциональная схема вычислительного модуля третьей и четвертой строк каждой подматрицы умножения; на фиг.б — корректор матричного умножителя; на фиг,7 — пример реализации двух тетрад схемы блока суммирования; на фиг,8 — схема корректора блока суммирования.

Устройство для умножения (фиг.1) содержит регистр 1 множимого, регистр 2 множителя, регистр 3 результата. блок 4 формирования кратных мноМимого, матричный умножитель 5, блок 6 суммирования, вход 7 выбора режима работы устройства, управляющий вход 8 устройства, выход 9 регистра множимого, выходы двухкратного

10, четырехкратного 11 и восьмикратного 12 множимого блока 4, выходы 13 тетрады разрядов регистра множителя, выходы первой

14 и второй 15 групп блока суммирования.

Матричный ул ножитель 5 (фиг,3) содержит n/1 подматриц, каждая из которых содержит первую строку из n/4 вычислительных модулей 16, и вторую строку из (п/4 + 1) вычислительных модулей 16, третью и четвертую строки из (и/4 + 1) вычислительных модулей 17 и группу из п/4 корректоров 18, входы 19-21 вычислительных модулей 16, выход суммы 22 вычислительных модулей 16, вход 23 и выход 24 переноса вычислительных модулей 16, входы 25 — 30 вычислительных модулей 17, выход 31 вычислительных модулей 17, вход 32 и выход 33 переноса вычислительных модулей 17.

Вычислительный модуль 16 (фиг.4) содержит четырехразрядный сумматор 34 и элементы И 351-354.

Вычислительный модуль 17 (фиг.5) содержит четырехразрядный сумматор 36, элементы И 371-374, элементы И 38>-384 и элементы ИЛИ 39 — 39

Корректор 18 (фиг.б) содержит элементы И 40, сумматор 41 по модулю два, элемент ИЛИ 42, элемент И 43, элемент

ИЛИ-НЕ 44, элемент И 45, элементы ИЛИ

46, элемент ИЛИ 47.

В тетраду блока 6 суммирования (фиг.7) входят двоичные четырехразрядные двухвходовые сумматоры 48 — 49, двоичный трехразрядный двухвходовой сумматор 50, корректор 51, элемент НЕ 52, элементы И

53 — 55, двоичный четырехразрядный двухвходо вой сумматор 56.

Корректор 51(фиг,8) содержит сумматор

57 по модулю двэ, элементы ИЛИ 58 и 59 и элементы И 60-62.

Рассмотрим функциональное назначение и реализацию основных узлов и блоков устройства, Регистры 1 и 2 множимого и множителя предназначены для хранения и-разрядных двоичных или п/4-разрядных десятичных сомножителей. В регистре 3 результата записывается 2п-разрядноедвоичное или и/2разрядное десятичное произведение.

Блок 4 формирования кратных множимого комбинационного типа служит для формирования двух-, четырех-, восьмикратных множим. го, Модули 16 первой и второй строкосуществляют прибавление к сумме частичных произведений, сформированной на выходе предыдущей строки модулей умножения в двухряднол коде (значения тетрадных переносов модулей умножения предыдущей строки подаются нэ входы 23 переноса модулей 16, а значения суммы на входы 20 модулей 16), соответствующего кратного множимого с выхода регистра 1 множимого или выхода блока 4 формирования кратных множимого, если значение двоичного разряда множителя на входе 21 данных модулей 16 равно единице, или же значение нуля, если двоичный разряд множителя равен нулю.

Модули 17 третьей строки при умножении чисел, представленных в двоичной системе счисления (на прямом входе 7 выбора режима работы устройства уровень "0"), осуществляют прибавление к сумме частичных произведений, сформированной на выходе предыдущей строки модулей умножения в двухрядном коде значения четырехкратного множимого, если значение третьего разряда соответствующей тетрады регистра 2 множителя равно единице или же нуль— если значение третьего разряда соогветствующей тетрады регистра 2 множителя равно нулю. При умножении чисел, представленных в десятичной системе счисления, модули 17 третьей строки осуществ1670685

С-В б, ляют прибавление к сумме частичных произведений, сформированной на выходе предыдущей строки модулей в двухрядном коде, четырех- или восьмикратного множимого соответственно, если третий или четвертый разряды соответствующей тетрады регистра 2 множителя равны единице, и значение нуля, если;,анные разряды равн i нулю. Прибавление к сумме частичных произведений четырех- или восьмикратного множимого на одной строке модулей 17 при умножении чисел, представленных в коде прямого замещения 8421, возможно потому, что два старших разряда тетрады множителя могут одновременно быть равны единице (максимальное значение тетрады в коде прямого замещения 8421 не ложет быть больше 1001).

Модули 17 четвертои строки при умножении чисел, представленных в двоичной системе счисления, осуществляю; рибавление к сумме частичных произведений, сформированной на выходе предыдущей строки модулей 17 в двухрядном коде, вось микратного множимого, есги значение четвертого разряда соответствующей тетрады регистра 2 множителя раBно единице, и нуль, если значение:..твертого разряда соответствующей тетрады регистра 2 множителя равно нулю При ум l0><внии чисел г редс гавлеин к в десятичной сис ге . е счис ления, модули 17 осуществляют прибавление к сумме частичных произведений, сформированной на выходе предыдущей строки модулей 17 вд,,вулрядном коде

Корректор 18 предназначен для формирования кода коррекции при умножении чи сел, представленных в десятичной системе счисления. Код коррекции формируется на выходах корректг.ра по следующему правилу: где С вЂ” код коррекц,.и;

 — число переносов из соответствующих модулей множения.

Работу ко )ректора 18 можно описать таблицей истинности, приведенной в табл,1.

Выходы V2, У3, У4 образуют первый выход корректора (выход суммь). à Y5 — второй выход корректора (выход перенося). Выход

У1 не используется. так как сигнал на нем всегда равен нулю

Блок 6 суммирования служит для получения конгчного результат как в двоичной. так и в десятичной системах счисления, При работе в двоичной системе счисления блок

6 суммирования осуществляет прибавление к сумме, полученной в двухрядном коде на выходе 14 матричного умножителя, эначе5 ний переносов, сформированнык на выходе

i5 :атричного умножителя. При работе в десятичной системе счисления наряду с учего 1 переца-.ов осуществляется коррекция оезультата по следующему алгоритму.

10 !<а первом этапе двухрядный код, полученный на выходе 14 матричного умножигеля 5. потетрадно приводится к однорядному путем суммирования на тетрадных сумматорах. За ем анализируются

15 межтетрадные переносы, возникающие на дву., последних строках матричного умножитсля, и тетрадные переносы, возникающие в результате потетрадного сук;,"-пирования двухрядного кода с выхода

20 l4 латрич!<ого умножителя. В зависимости

nr ч:.с»а лежтетрадных переносов формируется кпд коррекции G, 6, 12 или 18, если число переносов равно О,1, 2 или 3 соответственно. Далее полученный код коррекции

25 суммируется с однорядным кодом результата.

На втором этапе анализируются межтетрадные переносы, возникшие при сумлировании кода коррекции с однорядным

30 кодом результата. Гсли в некоторой тетраде перенос равен единице. го к содержимому данной тетрады необходимо прибавить

01 0 для коррекции.

На гретьем этапе если при выполнении

35 втор.;гэ этапа в некоторой тетраде имеет мвс о запрещенная комбинация (10101111). то к содержимому данной тетрады нсоблодимо прибавить код коррекции 0110, 40 Корректор 51 предназначен для формирования кода коррекции при суммировании чисел представленных в десятичной системе счисления. Код коррекции формулируется на в ° одах корректора по следующему пра45 вил, гд» С вЂ” од коррекции;

C Г - число i.i.ðåíoñîâ иэ тетрад.

r à >Оту корректора 51 можно описать таблицей истинности, приведенной в табa., Вь коды У2, V3. У4 образуют первый выкод корректора(выход суммы), а Y5 — второй его выход (выход переноса) Выход У1 не ис;;ольэуется, так как сигнал на нем всегда равен нулю. Поясним функционирование блока 6 суммирования При работе в двоичной системе счисления íà oõîä 7 выбора

1670685 режима работы подается значение "0", в результате чего на выходе элементов И 5355 и корректора 51 формируются значения

"0". Сумматоры 56, 48, 49 преобразуют двухрядный код, полученный на выходе 14 мат- 5 ричного умножителя 5 к однорядному.

При работе в десятичной системе счисления на вход 7 выбора режима работы устройства подается значение "1". Сумматоры

56осуществляют потетрадное преобразова- 10 ние двухрядного кода результата, полученного на выходе 14 матричного умножителя, к однорядному. Далее в зависимости от числа переносов корректор 51 формирует код коррекции, который затем потетрадно 15 суммируется с однорядным результатом на сумматоре 28. В предлагаемом варианте построения блока 6 суммирования второй и третий шаги алгоритма коррекции объединены. B результате этого, если при прибав- 20 лении кода коррекции на выходе переноса сумматора 48 возникает перенос, то в сумматоре 49 к результату, полученному на выходе сумматора 48, прибавляется код 1100 (0110 + 0110), сформированный элементом 25

И 54, если же перенос на выходе переноса сумматора 48 не возникает, то к данной тетраде на сумматоре 49 прибавляется код

0110, сформированный элементом И 53, Этим самым обеспечивается избыток шести 30 во входной информации сумматора 49. Перенос, возникающий на выходе сумматора

49, поступает на ькод переноса последующего сумматора 49. В том случае, если иэ какой-либо тетрады сумматора 49 не возни- 35 кает перенос, то из данной тетрады на сумматоре 50 вычитается код 0110 путем суммирования с кодом 1010, сформированным на выходе элемента И 55. B качестве сумматоров 49 можно использовать быстро- 40 действующий 2п-разрядный двоичный сумматор, например параллельно-параллельного типа.

Рассмотрим работу устройства при ум- 45 ножении двоичных и десятичных чисел.

В режиме умножения чисел, представленных в двоичной системе счисления, по сигналу на входе 7 выбора режима работы устройства блок 4 формирования кратных 50 множимого, матричный умножитель 5 и блок

6 суммирования настраиваются на работу с двоичными числами. Далее по сигналу на управляющем входе 8 устройства одновременно или последовательно во времени в 55 регистры 1 и 2 соответственно множимого и множителя загружаются п-разрядные двоичные сомножители беэ знаков. После этого на выходах блока 4 формирования кратных множимого формируются двух-, четырех- и восьмикратные множимого простым сдвигом влево на один, два и три двоичных разряда соответственно. Значения разрядов регистра 1 множимого и двухкратного множимого через входы 9, 10 умножителя 5 поступают на первые входы модулей 16 первой и второй строк каждой подматрицы умножителя 5 соответственно, четырехкратное и восьмикратное множимые через входы 11, 12 умножителя 5 поступают на соответствующие входы модулей 17 третьей и четвертой строк каждой подматрицы умножителя 5 соответственно. Каждая строка умножителя 5 управляется соответствующим двоичным разрядом регистра 2 множителя, Переносы в умножителе 5 распространяются не вдоль строки матрицы, в которой они формируются, а подаются на вход переноса соответствующего модуля следующей строки умножителя 5. Таким образом, на выходе 14 суммы матричного умножителя 5 формируется значение суммы частичных произведений в двухрядном коде, которое далее приводится к однорядному коду в блоке 6 суммирования по правилам двоичной арифметики, Сформированный в блоке 6 двоичный результат по сигналу нэ входе 8 управления записывается в регистр 3 результата.

В режиме умно кения чисел, представленных в десятичной системе счисления, по сигналу на входе 7 выбора режима работы устройства блок 4 формирования кратных множимого, мат ричный умножитель 5 и блок

6 суммирования настраиваются на работу с десятичными числами. Далее по сигналу на входе 8управления устройства одновременно или последовательно во времени в регистры 1 и 2 соответственно мнсжимого и множителя загружаются десятичные сомножители без знаков, После этого на выходах блока 4 формирования кратных множимого формируются двух-, четырех-и восьмикратные множимого в десятичной системе счисления. Значения раэрядоа регистра 1 множимого и двухкратного множимого через входы 9, 10.умножителя 5 поступают на первые входы модулей 16 первой и второй строк каждой подм,лрицы умножителя 5 соответственно, четь рехкратное и восьмикратное множимые через входы 11, 12 умножителя 5 поступают на соотвегствующие входы модулей 17 третьей строки каждой подматрицы умножителя 5. На вход модулей 17 четвертой строки каждой подматрицы умножителя 5 поступает код коррекции, сформированный соответствующей группой корректоров 18. Рассмотрим работу умножителя 5 на примере одной из ее подматриц.

1670685

Модули 16 первой строки подматрицы осуществляют прибавление к сумме частичных произведений, сформированной на выходах модулей 17 предыдущей строки, частичного произведения, множимого на первый (самый младший) двоичный разряд соответствующей тетрады регистра 2 множителя. Далее сумма частичных произведений, полученная в двухрядном коде на выходах модулей 16 первой строки подматрицы, суммируется с частичным произведением множимого на второй двоичный разряд соответствующей тетрады регистра

2 множителя. На модулях 16 второй строки подматрицы, т.е, на этих модулях прибавляется или не прибавляется двухкратное множимое. Затем на модулях 17 третьей строки подматрицы к сумме частичных произведений, сформированной в двухрядном коде на выходах модулей 16 второй строки гю1матрицы, прибавляется частичное произведение множимого на третий двоичный разряд соответствующей тетрады регистра 2 множителя или частичное произведение множимого на четвертый двоичный разряд соответствующей тетрады регистра 2, т.е. прибавляется или четырехкратное множимое или восьмикратное или ничего не прибавляется. Далее полученная в рассматриваемой подмагрице сумма .а;.— тичных произведении корректируется на модулях 17 четвертой строки подматрицы (коррекция связана с тем, что в модулях 16, 17 суммирование осуществляется по правилам двоичной арифметики). Код коррекции формируется на специально введенной в устройство группе корректоров 18 по следующему алгоритму. Если в результате суммирования по правилам двоичной арифметики десятичных исел, представленных в коде прямого замещения 8421, из некоторой тетрады возникает перенос, то необходимо в данную т траду прибавить код 0110.

Каждый корректор 18 формирует код коррекции, исходя из значений сигналов на выходах переносов четырех модулей.

Аналогично работают остальные подматрицы матричного умножителя. ереносы в умножителе 5 распространяются не вдоль строки умножителя 5, в которой они образуются, а подаются на вход соответствующего модуля следующей строки умножителя 5. В результате всего этого на выходе 14 суммы умножителя 5 формируется скорректированное значение суммы частичных произведений в двухрядном коде. а на выходе 15 переносов — значения тетрадных переносов для коррекции результатов, которые далее обрабатываются в блоке 6 суммирования по следующему правилу: двухрядный код сум5

55 мы частичных произведений преобраэу",тся потетрадно к однорядному, затем B зависимости от числа тетрадных переносов формируется код коррекции, который прибавляется к однорядному результату, если в результате суммирования этой коррекции в некоторой тетраде возника T перенос, то к содержимому данной тетрады прибавляется код 0110 для поддержания в данной тетраде избытка шесть Сформированный десятичный резуль гат на выходах блока 6 по сигналу на входе 8 управления устройства записывается в регистр 3 результата.

Формула изобретения

Устройство для умножения, содержащее регистры множимого, множителя и результата, блок формирования кратных множимого, матричный умножитель и блок суммирования, причем управляющий вход устройства соединен с входами записи регистров множимого, множителя и результа-а, выход регистра множимого соединен с информационным входом блока формирования кратных множимого и первым информационным входом матричного умножителя, второй, третий и четвертый информационные входы которого соединены

".оответственно с выходами двухкратного, четырехкратного и восьмикратного множимого блока формирования кратных множимого, управляющий вход которого соединен с входом выбора режима работы матричноf 0 умножителя, блока суммирования и устройства, выходы I-x разрядов К-й тетрады регистра множителя (К.-- 1,...п/4, п — разрядность сомножителей) соединены соответственно с i-ми управляющими входами группы матрично"0 умножителя, выходы первой и второй групп которого соединены соответственно с входами первого и вгорого слагаемых блока суммирования, выход которого соединен с информационным входом регистра результата. причем матричный умножитель содержиг и/4 подматриц, каждая иэ которых содержит группу иэ n/4 корректоров и четыре строки вычислительных модулеи, причем первая строка содержит п/4 вычислительных модулей, а вторая. третья и четвертая строки — по (и/4 + 1) вычислительных модулей, при этом первый, второй и третий информационные входы матричного умножителя соединены соответственно с первыми входами вычислительных модулей первой, второй и третьеи строк каждой подматрицы матричного умножителя, первый, второй и третий управляющие входы группы которого соединены соответственно с вторыми входами вычислительных модулей первой, второй и третьей строк каждой подматрицы матричного умножителя, третьи

1670685

12 входы К-х вычислительных модулей J-й строки (j = 2,3,4) К-й подматрицы которого соединены соответственно с выходами суммы K-x вычислительных модулей (j - 1)-й строки К-й подматрицы матричного умножителя, третьи входы К-х вычислительных модулей первой строки р-й подматрицы (р = 2„., n/4, которого соединены соответственно с выходами суммы, К+1)-х вычислительных модулей четвертой строки (р-1)-й подматрицы матричного умножителя, третьи входы и входы переноса К-х вычислительных модулей первой строки первой подматрицы, третьи входы (n/4 1)-х вычислительных модулей второй строки каждой подматрицы и входы переноса первых вычислительных модулей J-x строк каждой подматрицы матричного умножителя соединены с входом логического нуля устройства, четвертый информационный вход матричного умножителя соединен с четвер гыми входами вычислительных модулей третьей и четвертой строк каждой подматрицы матричного умножителя, пятые входы которых соединены с четвертым управляющим входом группы матричного умножителя, вход выбора режима работы которого соединен с шестыми входами вычислительных модулей третьей, вторыми входами и шестыми инверснь ми ходами вычислительных модулей четвер ртой строк каждой подматрицы матричного s ìêo>êèòåëÿ, первый вход К-го вычислительного модуля четвертой строки каждой подматрицы которого соединен соответственно с первым выходом К-го корректора группы и вторым выходом (К-1)-го корректора группы этой же подматрицы матричного умножителя, выход переноса Кго вычислительного модуля !-й сроки (! =

;.1,2,3) каждой подматрицы соединен соответственно с входом переноса (К+1)-го вычислительного модуля (!+1)-й строки каждой подматрицы матричного умножителя, вход переноса (К11)-го вычислительного модуля первой строки р-й подматрицы которого соединен соответственно с выходом переноса

K-го вычислительного модуля четвертой строки (р-1)-й подматрицы матричного умножителя, выходы суммы и переноса m-x вычислительных модулей четвертой строки п/4-й подматрицы (m =- 1„... n/4+1) и выходы суммы первых вычислительных модулей четвертой строки подматрицы с первой по(n/410-1)ю соединены с выходами первой группы матричного умножителя, выходы переноса

К-х вычислительных модулей первой и второй строк каждой подматрицы матричного умножителя соединены соответсгвенно с первым и вторым входами К-го корректора группы каждой подматрицы матричного умножителя, третий вход К-го корректора группы р-й подматрицы которого соединен соответственно с выходом переноса К-го

40 вычислительного модуля четвертой строки (р-1)-й подматрицы матричного умножителя, третьи входы К-х корректоров группы первой подматрицы которого соединены с входом логического нуля устройства, третьи входы (и/4+1)-х вычислительных модулей, третьей и четвертой строк К-й подматрицы соединены с выходами суммы (n/4+1)-х вычислительных модулей второй и третьей строк К-й подматрицы соответственно, о тл и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в матричном умножителе четвертые входы К-х корректоров группы первой подматрицы соединены с входом логического нуля устройства, четвертый вход К-го корректора группы р-й подматрицы соединен с выходом переноса

К-ro вычислительного модуля третьей строки (р-1)-й подматрицы, выходы тетрадных переносов m-x вычислительнь х модулей третьей строки n/4-й подматрицы и выходы тетрадных переносов первых вычислительных модулей третьей строки подматриц с первой по (и/4-1)-ю соединены с выходами второй группы матричного умножителя.

Таблица 1

1670685

Продолжение табл, l. Д 1-я стряс» Г Д 7-ю стра»а

Ю..» с а»а 77 Д»-ю стра7а 7å ю 1-» стра»а ; ) 2-w страви 7 ) У-я стра»а

777» Р.я стра»а

Р-я поднапроцп,У-я юВиолр ща

<-» cmpwu

Quz. 2 (7<7

) 77 Г ) СХ:Л Е:Х:Л

С:1Е:3 С 77:Л

7 77 ) 7 .Д ) (77 ) ) ДГ) Я 77

С77 Л

Таблица с

1-я лддмапригрг

1670685

1<11 10У

1670685

77»

773

77

1670685

1670685

Щю

,-.

8mop00 дьиад корректора

Пер0ы4 бьиод корректора

Составитель Е.Мурзина

Редактор Т.Лазоренко Техред М.Моргентал Корректор М.Максимишинец

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина. 101

Заказ 2752 Тираж 373 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035. Москва, Ж-35, Раушская наб., 4/5