Устройство для вычисления модуля трехмерного вектора
Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислителях. Цель изобретения - упрощение устройства и повышение точности. Устройство содержит регистры 1 - 3, коммутаторы 4 - 6, вычитатель 7, сумматоры-вычитатели 8 - 16, дешифраторы знаков 17 - 19, блок 20 управления. 3 ил.
<:, н « i III I I.l ÈÕ
СOI(11A ?LCD TII II СКИХ
РЕГПУГ ЛИК
ГОСУДАРСТВЕ ННЫИ KOMVI TF T пО изОБРетениям и olкнытиям ПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 2 +1=- Zl-д1+1У12 -dl+1XI2 -(1+ 1) -(I+ 1) +1 при YI 0 — 1 при У1 (0 (21) 4674522/24 (22) 06.04.89 (46) 23.08,91. Бюл. М 31 (71) Белорусский государственный университет им. В.И.Ленина (72) В.И.Лебедев. А M Оранскии и С И.Садуха (53) 681.325(088.8) (56) Авторское свидетельство СССР hh 1403062, кл. G 06 F 7/544, 1986. Авторское свидетельство СССР М 1142830, кл, G 06 F 7/544, 1983. Изобретение относится к вычислительной технике и может быть использовано в Специализированных вычислителях. Цель изобретения — упрощение устройства и повышение точности. На фиг.1 представлена функциональная схема устройства, на фиг.2, 3 дан пример реализации коммутаторов. Устройство содержит регистры 1-3, коммутаторы 4-6, вычитатель 7, сумматорывычитатели 8-16, дешифраторы знака 1719, блок 20 управления. Коммутаторы содержат дешифратор 21, элементы И 22 и ИЛИ 23. Устройство функционирует следующим образом. Устройство работает по алгоритму XI+1= XI+y+1 У,2 ();+1x -(- I? х Ъ2(1)+ d+ "° Ы (?-У 22(" )! (1?, -(i+I) Yl+1= YI+ dl-17,2 -)1.1Х,2 „., SU„„1672442 А1 (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ МОДУЛЯ ТРЕХМЕРНОГО ВЕКТОРА (57) Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислителях. Цель изобретения — упрощение устроиства и повышение точности. Устройство содержит регистры 1-3, коммутаторы 4-6, вычитатель 7, сумматоры-вычитатели 8-16, дешифраторы знаков 17 — 19, блок 20 управления. 3 ил. -,. У(+1У12 2("-У(.1ZI2 """, +1 при ZI>Q rAe d 1 +1 = э(9п Zl = 1 Z (0 n — 1 K,= П (1+ 2 ())- коэффициент ?=О деформации модуля вектора; Х,, Y>, Zl — значения координат на 1-й итерации; d +1, @+I- операторы направления вращения вектора (I = ф,...,п-1), Перед началом итерационного процесса начальные значения координат Xo, Y, Zp вводятся в регистры 1-3 соответственно. С началом очередной итерации с выхода блока управления 20 устройства подается сигнал. соответствующий номеру итерации, по которому коммутаторы 4-6 настраиваются 1672442 Таким образом, чтобы с их первого выхода снималось число (Xi, Yi, Zi), сдвинутое на i+1 разрядов, со второго выхода коммутаторов 5 и 6 — на 2(i+1) разрядов, а с третьего выхода коммутатора 6 — на 3(1+1) разрядов, При этом на выходе сумматора-вычитате 1я 8 получается значение Xi+y+1Yi2 на вы(! -1 ходе сумматора-вычитателя 9 — значение Х + yj+ j Y 2 ) + di+1Zi2, на выходе сумматора-вычитателя 10 — значение Xj+ y+1Yi2 + d »Zj2 " + dl»yi»Z2 и на выходе вычитателя 7 получается значение Х 1, которое записывается в регистр 1 вместо числа Xi. Аналогично на выходах сумматоров-вычитателей 12 и 16 получаются значения Yi+1 и Zi», которые записываются в регистры 2 и 3, а также на входы дешифраторов 17 и 19, где вырабатываются знаки операторов поворота у+1 и dj» соответственно. Дешифратор 18 служит для определения знака произведения операторов di». yj+j, по которому сумматоры-вычитатели 10 и 15 настраиваются на выполнение операции сложения и вычитания соответственно. После выполнения п итераций исходный вектор совпадает с осью Х. а в регистре 1 записывается значение Xo=К X+Y+Z o — 1 где К= П (1+ 2 ()) — коэффициент i =0 деформации модуля вектора. Схема коммутатора 6 приведена на фиг.2. В его состав входит дешифратор 21, элмент И 22, элемент ИЛИ 23. На входы Zj коммутатора поступает код операнда Zi иэ регистра 3 (1-й разряд является старшим), а на входыо,, go,".,gm, ц„) код номера итерации I (i = О, и-1) из счетчика итераций (блока 20 устройства). При возбуждении соответствующей номеру итерации выходной шины u)(j=-1,n) дешифратора на входах "1" комму1 -(+1) татара имеем код числа 22+, на выходах "2" — Zj2, на выходах "3" — 22- Перед началом итерационного процесса в устройстве на входы дешифратора подается иэ счетчика итераций код числа N, отличного от номера итерации 1, например N = и, В этом случае ни одна из шин u) дешифратора не возбуждена и на выходах "1" — "3" коммутатора имеем код числа ноль. Аналогичным образом работают и коммутаторы 4 и 5 устройства. Однако первый из них содержит лишь выходы "1" (и соответствующие им элементы И, ИЛИ), а второй — выходы "1" и "2" (и соответствующие им элементы И, ИЛИ). В устройстве достаточно использовать дешифратор, общий для всех трех коммутаторов 4-6. Если элементы И допускают объединение выходов по схеме МОНТАЖНОЕ ИЛИ, то логические элементы ИЛИ в схеме отсутствуют. Пример построения такого коммутатора для 10-разрядных операндов Zi приведен на фиг.3. Коммутатор конструктивно представляет собой комплекс треугольных матриц, в которых пересечения горизонтальных и вертикальных шин образуются иэ однотипных элементов, реа10 лизующих логическую операцию И. Количество разрядных (горизонтальных) шин определяется разрядностью сдвиговых операций: в матрице М-1 не используется одна шина (младший разряд Zi), в М-2 не исполь15 зуются два младших разряда, а в М-3 — соответственно три младших разряда. Элементы И представляют собой транзисторы, эмиттеры которых объедин я ются выходными разрядными шинами, Аналогично вертикальные шины объединяют базы транзисторов вертикальной группы элементов И. Диа гона л ьн ые шины матриц объединя ют коллекторы соответствующих (диагонально расположенных) элементов И и присоединяются к разрядным шинам входного операнда Zi. Коммутатор работает следующим образом. При подаче с дешифратора сигнала в1 отпираются по базовым цепям транзисторы первого вертикального ряда элементов И, что обеспечивает появление на выходных разрядных шинах значений Zo2 -1 Zo2, Zo2 матриц М-1, М-2 и M-3 соответст- . -2 -3 венно. При появлении сигнала и 2 на следующей шине дешифратора отпираются транзисторы второго вертикального ряда элементов И, а на выходных шинах матриц появляются очередные значения Z12, Z12 -2 -4 Z 1 2 Последний сигнал сдви га (дл я м атри-б 40 цы М-1 на 9-й шине в9 дешифратора) открывает последний элемент И. На выходной шине 10-го (младшего) разряда фиксируется старший разряд числа Zg, что соответствует величине Za2, С прекращением -9 45 действия этого сигнала запирается элемент И, а на er.ех выходных разрядных шинах фиксируются нулевые состояния, что в данном случае для десятиразрядного операнда соответствует Z92 Аналогичные операции -10 происходят и в матрицах М-2 и М-3. Для M-2 с приходом сигнала на шину сдвига йМ на выходах девятого и десятого разрядов фиксируются значения 1-го и 2-го разрядов числа Z4, а на десятой выходной шине М-3 при наличии сигнала на третьей сдвиговой шине первый (старший) разряд числа Ез фиксируется на 10-м разряде выходных шин. Такие состояния матриц соответствуют 7д2 4 для M-2 и Zz2 для M-З, Количество вертикаль-9 ных групп элементов И, объединенных по 1672442 шинам сдвига, равно числу используемых выходовдешифратора, которое определяется следующими выражениями: — д М вЂ” 1; К вЂ” 1 ) дляМ вЂ” 2; К вЂ” 1 ) дляМ вЂ” 3, и = где К вЂ” разрядность операндов; К= n+1; и — число итераций, Формула изобретения Устройство для вычисления модуля трехмерного вектора, содержащее три регистра, три коммутатора, шесть сумматороввычитателей, вычитатель и три дешифратора знака, причем выходы первого, второго и третьего регистров соединены с информационными входами соответственно первого, второго и третьего коммутатоðîâ. управляющие входы которых соединены с выходом номера итерации уст ройства, выходы первого, второго и третьего сумматОроВ-вычитателей соединены с первыми информационными Входами соответственно четвертого, пятого и шестого сумматоров-вычитателеи, выходы информационных разрядов пятого и шестого сумматоров-вычитателей соединены с информационными входами соответственно второго и третьего регистров, выходы знаковых разрядов пятого и шестого сумматоров-вычитателеи соединены с входами соответственно первого и второго дешифраторов знаков. выход первого дешифратора знака соединен с входами управления операциеи первого и пятого сумматоров-Вычитателей и первым входом третьего дешифратора знака, выход второго дешифратора знака соединен с входом управления операцией четвертого сумматоравычитателя и вторым входом третьего дешифратора знака, о т л и ч а ю щ е е с я тем, что. с целью упрощения и повышения точности, в устройство дополнительно введены три сумматора-вычитателя, и р 1чем выходы первого, второго и третьего регистров соединены с первыми информационными 5 входами соответственно первого, второго и седьмого сумматоров-вычитателей, выход первого коммутатора соединен с вторыми информационными входами пятого и седьмого сумматоров-вычитателей, первый вы1р ход второго коммутатора соединен с первым информационным входом восьмого сумматора-вычитателя и вторым информационным входом первого сумматора-вычитателя, второй выход второго коммутатора 15 соединен с входом вычитаемого вычитателя и первым информационным входом третьеГо сумматора-вычитателя, первый выход третье о коммутатора соединен с вторыми информационными входами второго и чет2р вертого сумматоров-вычитателей, выходы четвертого и седьмого сумматоров-вычитателей соединены соответственно с первым информационным входом девятого сумма гора-вычитателя и вторым информа25 Ционным ВХОДОМ ВОСЬМОГО СУММдГОРд-ВЫЧИ тателя, выходы которых соединены соответственно с входом уменьшаемого вычитателя и вторым информационным входом третьего сумматора-вычитателя, вторые 3р информационные входы девятого и шестого сумматоров-вычитателей соединены соотВетстненно с вторым и третьим выходами третьего коммутатора, выход первого дешифратора знака соединен с входом управления операцией шестого сумматоранычитателя, выход второго дешифратора эннкн соединен с входами управления опернцини второго, седьмого и восьмого сумматорон-нычитателей, выход третьего дешифратора знака соединен с входами управления операцией третьего и девятого сумматоров-вычитателей, выход вычитателя соединен с информационными входами первого регистра и выходом результата уст45 роистна 167244) Zc От um Фаг 2 1672442 Z 2 l, -г(i t) -3/ i 1) Фиг. 5 Составитель С.Куликов Техред М.Моргентал Корректор М. Мак-.имишинец Редактор Т.Шагова Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 01 Заказ 2840 Тираж 374 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж-35, Раушская наб., 4/5
