Устройство для диагностики логических блоков

 

Изобретение относится к вычислительной технике и может быть использовано для обнаружения и локализации неисправностей блоков ЭВМ. Цель изобретения - расширение области применения. С этой целью в устройство, содержащее блок управления, генератор тестов, два счетчика, два триггера, сумматор по модулю два, схему сравнения, два коммутатора, первый дешифратор и первый регистр тестов, введены третий счетчик, второй дешифратор, второй регистр тестов, блок разделительных элементов, третий коммутатор, группа элементов И и блок переключателей. 2 ил.

союз советсних софелистичесних

РЕСПУБЛИК (51)5 G.06 F 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИ

К А ВТОРСКОМУ СВИ4ЕТЕЛЬСТВУ

ГосудАРст8енный кОмитет по изоБРюениям и ОтнРытиям

ПРИ ГКНТ СССР (21) 4466360/24 (22) 06.06.88 (46) 23.08,91,. Бюл. У- 31 (72) Г.Е.!!инасян, И.Б.Мкртумян и Т.Е.Саркисян (53) 681.32(088.8) (56) Авторское свидетельство СССР

Р 94/863, кл. G 06 Г 11/26, 1982.

Авторское свидетельство СССР !!- 1095182, кл. С 06 F 11/00, 1984. (54) УСТРОЙСТВО ЛЛЛ ДИАГНОСТИКИ ЛОГИЧЕСКИХ БЛОКОВ (57) Изобретение относится к вычислительной технике и может быть исИзобретение относится к вычислительной технике и может быть использовано для обнаружения и локализации неисправностей блоков ЭВК.

Цель изобретения — расширение области применения устройства.

На фиг.1 представлена структурная схема устройства; на фиг„2 — функциональная схема блока управления и генератора тестов, Устройство содержит (см. фиг.1) блок 1 управления, счетчики 2 и 3, дешифраторы 4 и 5, регистры тестов

6 и 7, коммутаторы 8 и 9, блок 1О разделительных элементов (с открытым коллектором), триггер 11, счетчик !

2, триггер 13, сумматор по модулю два 14, схему 15 сравнения, коммутатор 16, группу элементов И 17, блок

18 переключателей и генератор 19 тес гов.В состав генератора 19 тестов (см. фиг.2) входят узел 20 памяти

„„Я „„1672452 А1

2 пользовано для обнаружения и локализации неисправностей блоков ЭВМ.

Цель изобретения — расширение облас-, ти применения. С этой целью в устройство, содержащее блок управления, генератор тестов, два счетчика, два триггера, сумматор по модулю два, схему сравнения, два коммутатора, первый дешифратор и первый регистр тестов, введены третий счетчик, второй дешифратор, второй регистр тестов, блок разделительных элементов, третий коммутатор, группа элементов

И и блок переключателей. 2 ил. тестов и счетчик 2 1, а блок 1 управления содержит счетчик 22, узел 23 памяти, регистр 24, счетчик 25, регистры 26 — 28, дешифратор 29, индикатор 30, схему 31 поразрядного сравнения, группу элементов И 32 и элемент ИЛИ 33, образующие коммутатор„ В зависимости от применяемых в диагностируемом блоке элементов (ЭСЛ или ТТЛ) он подключается к первому или второму входу-выходу устройства.

Если в диагностируемом блоке использованы элементы как ЭСЛ, так и ТТЛ, для его проверки в устройство вставляется соответствующий блок 18, а диагностируемьп блок подключается к третьему вход-выходу устройства.

Блок 18 обеспечивает подключение в зависимости от типа логики (ЭСЛ или

ТТЛ), связанного с внешним контактом диагностируемого блока, либо к соответствующему выходу блока 10, либо

16/2 лиз служебного кода выполняется путем пересылки его из поля константы регистра 24 в регистр 2 /, передачей маски (на данном шаге "единицы") из узла 20 в регистр 28 (маски), считыванием эталона служебного кода из узла 20 и его сравнения с содержимым регистра 2/ в схеме 31 поразрядного сравнения. Благодаря единичному значению регистра 28 маски сигнал сравнения через элемент 32 поступает на выход элемента 33. При совпадении

>5 к соответствующему выходу коммутатора 9. Алгоритм работы устройства одинаков для диагностирования блоков, подключаемых к каждому из трех

его выходов. Диагностические тесты

5 блоков размещаются в узле 20 памяти (см. фиг,2),. Микропрограммы, обеспечивающие подачу тестов на вход диагностируемого блока, и анализ его ответов путем опроса состояния выходов блока и сравнения их с эталонными размещаются в узле 23 памяти ) тестов.

Работа устройства начинается с нажатия кнопки Пуск"„ В результате начальный (нулевой) адрес микропрограммы заносится в счетчик 22 (адреса) и сбрасывает счетчик 25. После этого начинается последовательное считывание из узла 23 в регистр 24 (микрокоманд) и их выполнение, Регистр 24 имеет поле констант н поле микроопераций. Дешифрация микроопераций производится в дешифряторе ?9„ Под управлением одной из мпкроопераций информация из поля константы регистра

24 поступает в счетчик 21 (адреса), задавая начальный адрес тестов проверяемого блока, Под управлением дру- 30 гих микроопераций информация из узла

20 считывается и передается в соответствующие регистры. Информация тестов в узле 20 памяти записывается в следующем порядке. Перед кяжлым тес35

ToBbL. набором, занимающим фиксированное количество байтов в узле 20, записывается служебный код, который определяет тип тестового набора, с проверкой интегральных схем (ИС) ОЗУ 40 или беэ нее. За тестовым набором следует эталонная информация о состоянии исправного блока на тестовом наборе и информация, указblBRKRUQH выходы диагностируемого блока, состояние кото- 45 рых на данном тестовом наборе может быть произвольным (0" или "1"), Лна452 .1 считанного из узла 20 эталона служебного кода с заданным в регистре

2/ выполняется ветвление микропрограмчы путем модификации адреса в счетчике 22. Выполнение одного элементарного теста проверяемого блока сводится к подаче на его вход тестового набора, опроса результата и сравнения его с эталонным. Подача тестового набора на вход диагностируемого блока выполняется следующим образом. После сброса счетчиков 2 и

3 (см. фиг.1), триггера 11 и модификации адреса в счетчике 21 (фиг.2) на "единицу" из узла 20 считывается информация и передается в регистры

6 и / тестов под управлением соответственно счетчика 2 и дешифратора

4, счетчика 3 и дешифратора 5. После установки первой порции информации из узла 20 в регистры 6 и / микропрограммно прибавляется "единица" в счетчики 2 и 3 и засылается следующая информация в другую группу разрядов регистров 6 и /. Так происходит до тех пор, пока регистры Ь и / не будут заполнены тестовым набором.

Нулевое состояние триггера 11 обеспечивает передачу тестового набора с выхода регистра / через коммутатор 9 на первый вход-выход устройства и вход блока 18. Тестовый набор с выхода регистра 6 тестов поступает через блок 10 ня второй вход-выход устройства и на вход блока 18, Для каждого элементарного теста содержимое регистров тестов 6 и / идентично и содержит тестовые воздействия для входов и единицы,для выходов диагностируемого блоКа . Состояния выходов диагностируемого блока опрашиваются микропрограммно через коммутаторы 8, 16 и группу элементов 1/. МОНТАЖНОЕ И, образованное для выходных контактов проверяемого блока, с единичными значениями, поступающими от коммутатора 9 и блока 10, обеспечивает на входе коммутаторов 8 (16) реальные значения сигналов проверяемого блока, Независимо от того, к какому из трех входов-выходов устройства подключен диагностируемый блок, состояние его выходных контактов передается через коммутатор 8 (16) и группу элементов 1 / в регистр 26, так как в разрядах регистров 6 и /, соответствующих выходным контактам диагностируемого блока, содержатся "единицы". Ь

Коммутаторы 8 и 16, работающие под общим управлением регистра 24, обеспечивают передачу состояний выходов диагнастируемого блока в регистр 26 эа несколько тактов, так как его разрядность меньше количества контактов диагностируемого блока. После приема в регистр 26 первой порции информации о состоянии контактов диагностируемого блока эта информация пересылается в регистр 22. Если регистр

2/ содержит информацию о выходе блока, состояние которого на данном этапе тестирования мажет быть произвольным ("0" или "1"), то в регистр

28 маски из узла 20 передается информация с нулевым значением в сооТ ветствующем неопределенному выходу разряде. В других разрядах регистра .28 (маски) содержатся "единицы", Эталонная информация считывается под управлением микропрограммы из узла

20,. Незамаскированные регистром 28 разряды регистра 21 с помощью элементов 31 — 33 вырабатывают сигнал совпадения действительного ответа блока с эталонным. Результат сравнения модифицирует адрес микрокоманды и вызывает ветвление микропрограммы на Продолжение сравнения или останов с индикацией. После окончания очередного элементарного теста, т.е- подачи тестового набора на вход диагнастируемого блока, опроса состояния его контактов и сравнения с эталонными, в счетчик 25 тестов прибавляется "единица", В счетчике хранится номер текущего тестового набора. При несовпадении результата с эталонным процедура тестирования прекращается, а на индикацию (через индикатор 30) выводится состояние счетчика тестов и контактов диагностируемого блока-.

При выполнении элементарного теста с проверкой накопительных блоков, т.е. блоков, содержащих ИС ОЗУ, блок 1 устанавливает триггер 11 в единичное состояние, что обеспечивает подключение выходов счетчика 12, триггера 13 и сумматора 14 через коммутатор 9 ко входам диагностируемога блока.

Проверка ИС ОЗУ состоит из двух циклов записи в ОЗУ тестовой информации и ее считывания с поразрядной проверкой. В ре ме записи счетчик 12 (адреса) формирует код адреса, сумматор

14 — инфармацию для записи, триггер

13 устанавливается в единичное сос1412 о

55 таяние (режим записи), После записи в ОЗУ информации по всем адресам происходит переполнение счетчика 12.

Сигнал переполнения с выхода счетчика

12 поступает на триггер 13 и переводит его в нулевое состояние (режим чтения). Счетчик 12 формирует адрес считывания информации из ОЗУ, сумма" тор 14 — эталонную информацию, а схема 15 сравнивает считанную инфармацию с эталонной. При обнаружении несоответствия схема 15 сравнения формирует сигнал ошибки, который блокирует дальнейшую работу счетчика

12. Одновременно сигнал через коммутатор 1Ь и группу элементов 17 передается в блок 1 управления. Если при проверке ОЗУ ошибки не обнаруживается, то в блок 1 управления через коммутатор 16 и группу элементов 1l передается сигнал окончания проверки (сигнал вторичного переполнения счетчика 12).

Формула изобретения

1. Устройство для диагностики логических блоков, содержащее блок управления, генератор тестов, два счетчика, два триггера, сумматор по модулю два, схему сравнения, два коммутатора, первый дешифратор и первый регистр тестов, информационный вход и синхравхад которого соединены соответственно с выходом генератора тестов и выходом первого дешифратора, вход сброса, счетный вход и выход первого счетчика подключены соответственно к первому и второму выходам блока управления и информационному входу дешифратора, синхровход которого соединен с третьим выходом блока управления, четвертый выход блока управления подключен к управляющему входу первого коммутатора и информационному входу генератора тестов, установочный вход и вход сброса первого триггера соединены соответственно с пятым и шестым выходами блока управления, выход первого триггера подключен к входу управления режимам второго счетчика и управляющему входу второго коммутатора, первый, второй, третий и четвертый информационные входы первого коммутатора соединены соответственно с выходом второго коммутатора, информационным выходом второго счетчика, 1612452 выходом сумматора по модулю два и выходом схемы сравнения, первый, второй, третий и четвертый информационные входы второго коммутатора подключены соответственно к выходу первого регистра тестов, информационному выходу второго счетчика, выходу второго триггера и выходу сумматора по модулю два, счетный вход второго триггера соединен с выходом переполнения второго счетчика, счетный вход и вход блокировки счета которого подключены соответственно к синхровходу устройства и выходу схемы сравнения, вход сумматора по модулю два соединен с информационным выходом второго счетчика, первый и второй информационные входы схемы сравнения подключены к выходам соответственно сумматора по модулю два и второго коммутатора, счетный вход, вход управления записью и вход разрешения генератора тестов соединены соответственно с седьмым, восьмым и девятым выходами блока уп- 25 равления, а вход условий и синхровход блока управления подключены соответственно к выходу генератора тестов и синхровходу устройства, о. т л и— ч а ю щ е е с л тем, что„ с целью расширения области применения, оно содержит третий счетчик, второй дешифратор, второй регистр тестов, блок разделительных элементов, третий коммутатор, группу элементов И и

35 блок переключателей, первый информационный вход которого и выход второго коммутатора объединены и образуют первый вход-выход устройства для подключения к первому входу-выходу объек40 та контроля, второй информационный вход блока переключателей и выход блока разделительных элементов объединены и образуют второй вход-выход устройства для подключения к второму вход-выходу объекта контроля, информационный вход-выл од блока переключателей является входом-выходом устройства для подключения к третьему входувыходу объекта контроля, вход сброса, 50 счетный вход и выход третьего счетчика соединены соответственно с первым и вторым выходами блока управления и информационным входом второго дешифратора управляющий вход которого подt

55 ключен к третьему выходу блока управления, информационный вход, синхро" вход и выход второго регистра тестов соединены соответственно с выходом генератора тестов, выходом второго дешифратора и входом блока разделительных элементов, информационный вход, управляющий вход и выход третьего коммутатора подключены соответственно к выходу блока разделительных элементов, четвертому выходу блока управления и первым входам элементов

И группы, вторые входы и выходы которых соединены соответственно с выходом первого коммутатора и входам режима блока управления, 2. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что блок управления содержит два счетчика, узел памяти, четыре регистра, схему поразрядного сравнения, коммутатор, индикатор и дешифратор, вход которого соединен с выходом первого регистра, выходы дешифратора с первого по восьмой подключены соответственно к выходам блока с первого по третий и с пятого по девятый, счетный вход, вход управления режимом, информационный вход и выход первого счетчика соединены соответственно с синхровходом блока, выходом коммутатора, выходом первого регистра и адресным входом узла памяти, выход которого подключен к информационному входу первого регистра, информационный вход, синхровход и выход второго регистра соединены соответственно с входом режима блока, девятым выходом дешифратора и первым входом индикатора, первый и второй информационные входы, синхровход и выход третьего регистра подключены соответственно к выходу первого регистра, выходу второго регистра, десятому выходу дешифратора и первому входу схемы поразрядного сравнения, второй вход которой соединен с входом условий блока, информационный вход, синхровход и выход .четвертого регистра подключены соответственно к входу условий блока, одиннадцатому выходу дешифратора и первому информационному входу коммутатора, второй информационный вход и управляющий вход которого соединены соответственно с выходом схемы поразрядного сравнения и двенадцатым выходом дешифратора, а счетный вход и выход второго счетчика подключены соответственно к тринадцатому выходу дешифратора и второму входу индикатора.

Ih724 iZ

16/2452

Составитель Г.Виталиев

Техред Л.Сердюкова Корректор О.Кравцова

Редактор Т.Р!агова

Заказ 2841 ираж 390 Подписное

ВНИИПИ Госудзрстнена,го комитета по нэобретениям и открытИям при ГКНТ СССР

113035, Мсскн;,, 4-35, Раушская наб., 4/5

Проиэводственнс-иэдательскнй комбинат "!!атент", г. Ужгород, ул. Гагарина, 101