Устройство для контроля последовательности выполнения программ

 

Изобретение относится к области вычислительной техники и может быть использовано для контроля правильности выполнения программ ЭВМ и других устройств и систем программного управления, а также для автоматизированной отладки программ и контроля очередности следования модулей программ. Цель изобретения - расширение области применения устройства путем контроля последовательности выполнения программ на каждой ветви вычислительного процесса (в каждом процессоре многопроцессорной ЭВМ или же в каждой ЭВМ многомашинной вычислительной сети) за счет организации нескольких каналов контроля, введения схемы синхронизации каналов и последовательного использования всеми каналами одного ОЗУ при контроле последовательности выполнения программ. Устройство для контроля последовательности выполнения программ содержит N блоков управления оперативной памятью, блок оперативной памяти, дешифратор, группу блоков элементов И, группы элементов ИЛИ, группу элементов И, группы элементов задержки и элементы ИЛИ. 2 ил.

CO)03 СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК.(я)з 6 06 Р 11/28

ГОСУДАРСТВЕННЫЙ KGMMTET

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (2 1) 4622250/24 (22) 19 12.88 (46) 30.08.91, Ьюл. N. 3, .

{72) В,Н.Червяцов и В,В,Евстафьев (53) 681.3 {088.8) (56) Авторское свидетельство СССР

М 842823, кл. G 06 F 11/28, 1980.

Авторское свидетельство СССР гв 1254493, кл. G 06 F 11/28, 1985. (54) УСТРОЙСТВО ДЛЯ KGHTPOJlR flOCJlEДОВАТЕЛЬНОСТИ ВЫПОЛНЕНИЯ ПPOГРАММ (57) Изобретение относится к области вычислительной техники и может быть использовано для контроля правильности выполнения программ ЭВМ и других устройств и систем программного управления, а также для автоматизированной отладки программ и контроля очередности следоваУстройство относится к области вычислительной техники и может быть использовано для контроля правильности выполнения программ ЭВМ и других устройств и систем программного управления, а также для автоматизированной отладки программ и контроля очередности следования модулей программ, Целью изобретения является расширение области применения устройства путем реализации контроля последовательности выполнения программ на каждой параллельной ветви вычислительного процесса.

На фиг.1 дана общая функциональная схема устройства; на фиг.2 — функциональная схема блока оперативной памяти.

„, SU„„16741.З4 А1 ния модулей программ. Цель изобретения— расширение области применения устройства путем контроля последовательнос-и выполнения программ на каждой ветви вычислительного процесса (в каждом процессоре многопооцессорнсй ЭВМ или же в каждой ЭВМ многомашинной вычислительной сети) =a счет организации нескольких каналов контроля, введения схемы синхро- низацип каналов и последовательного использования всеми каналами одного ОЗУ и ри контроле последовательности выполнения г рограмм, Устройство для контроля последовательности выполнения программ г, держит Ч блоков управления оперативной памятью, блок оперативной памяти, дешифратор, группу блоков элементов И, группы элементов ИЛИ, сруппу элементов

И, группы элементов задержки и элементы

ИЛИ. 2 ил.

Устройство содержит группу блоков элементов И 1, дешифратор 2, группу элементов ИЛИ 3 блока управления, вторую группу элементов И 4 блока управления, группу триггеров 5 блока управления, второй элемент ИЛИ 6 блока управления, первую группу элементов И 7, первую группу элементов И 8 блока управления, первую группу элементов ИЛИ 9, блок 10 оперативной памяти, первый 11.1 п второй 11.2 элементы ИЛИ, группу элементов задержки 12, элемент И 13 блока управления. первый элемент ИЛИ 14 блока управления, вторую группу элементов ИЛИ 15, первый 16 вход установки устройства, второй 17 вход установки устройства, вход 18 разрешения записи устройства, вход 19 разрешения контроfl5l устройства, группу информационных Входов 20 устройства, группу входов синхронизации 21 устройства, выходы правильного 22 и неправильного 23 следования 5 модулей программы устройства, Каждая ячейка блока оперативной памяти содержит элемент И 24, триггер 25, элементы И 26 и

27, Блок оперативной памяти включает группу элементов ИЛИ 23. Устройство со- 10 держит N блоков 29 управления опера" ивной памятью.

Устройство функционирует в четырех режимах; 1) подготовитель IblA режим;- 2) режим записи зависимостей модулей про- 15 граммы; 3) режим записи исходных данных;

4) режим контроля правильности включения модуля в работу программы, Подготовительный режим, Во время подготовительного режима 20 поступают сигналы на вход 16 устройства для приведения В нулевое состояние триггеров 5 и на вход 17 устройства для приведения в нулевое состояние триггеров 25.

Триггеры 5 и триггеры 25 устанавливаются 25 в нулевое состояние.

Режим записи зависимостей модулей программы, На протяжении всего режима записи присутству;от сигнал 5-а входе 18 разреше- 30 ния записи, который посгупает на входы группы элементов И 7, а также сигнал на первом синхронизирующем входе 211, который поступает, BQ первых, на Вход первого блока элементов И .) группы, во-вторых, на 35 входы элементов И 4 блока 29>, в-третьих, на входы элементов И В группы первого блока 291, в-четвертых, на вход элемента

И 13 первого блока 29, В режиме записи информация поступает только на первый 40 информационный вход 20, т.е, работает только первый блок 291.

Режим записи делится на циклы, а циклы в свою очередь на такты, Н8 первом такте первого цикла на пер- 45 вый информационный вход 20> подается номер модуля (i), который через первый блок элементов И 11 группы и элементы ИЛИ 15 поступает на вход дешифратора 2, Дешифратор 2 преобразует номер в сигнал на од- 50 нам из выходов, ко †ор через соответствуюьций элемент ИЛИ 3l группьг первою блока 29> и соответствующий элемент И 4 первого блока управления устанавливает в единичное состояние i-й 55 триггер 5 первого бло <а уг.равления. С единичного выхода ус ганг>вившегося в единичное состояние триггера 5l первого блока управления сигнал поступает, во-первых, через элемент ИЛИ б Грузны первого блока управления на первые инверсные Входы группы элементов И 4 первого блока управления, запрещая установку других триггеров первого блока управления в единичное состояние, во-вторых, через соответствующий элемент И 7 группы на первые входы элементов И 24 первой группы -й строки блока 10 оперативной памяти, На втором такте на первый информацион н ый вход 201 устройства последовательно подаются номера модулей, которые мОгут быть включены в работу после I-co модуля, Эта информация через первый блок элементов И 1> группы и элементы ИЛИ 15 поступает на вход дешифратора 2, Дешифратор 2 каждый последовательно поступающий номер преобразует в сигнал на одном из выходов, ко †.орый поступает только в блок оперативной памяти (так как на инверсные входы всех элементов И 4 первого блока управления поступает запрещающий сигнал "1") и через второй вход соответствующего (K-го столбца блоков) элемента И 24к первой группы I-й строки и К-ro столбца устанавливает соответствующий триггер 25к в единичное состояние.

Единичное состояние триггера 25к на пересечении I-й строки и К-го столбца ><ранит информацию о возможности следования за I-M модулем программы К-го модуля, На третьем такте поступает сигнал на вход 16 устройства для приведения в нулевое состояние триггеров 5 блоков управления. Триггеры 5 первого блока управления (триггеры 5 остальных блоков приведены в нулевое состояние на подготовительном режиме) устанавливаются в нулевое состояние, на инверсные входы всех элементов И

4 запрещающий сигнал "1" не поступает.

Далее устройство переходит ко второму циклу режима записи (к первому такту) и т,д. пока не будет записаны все зависимости модулей п рограмм.

Режим записи исходных данных, В режиме записи исходных данных последовательно в каждый из N блоков управления записываются номера первых модулей программы, которые начинают выполняться на соответствующих параллельных ветвях вычислительного процесса (процессорах многопроцессорной ЭВМ или

ЭВМ многомашинной вычислительной сети).

Данный режим протекает за N тактов, На каждом j-м такте в триггеры 5 j-го блока

29) записывается номер первого (начального) модуля программы, который начинает

Выполняться в j-й параллельной ветви вычислительного процесса ()-м процессоре

1674134

25

35

50 многопроцессорной 3ВМ или j-й ЭВМ многомашинной вычислительной сети).

На j-м такте режима записи исходных данных поступает сигнал на j-й синхронизирующий вход 21 . а на j-й информационный вход 20 поступает номер первого (начального) модуля программы, Эта информация через j-й блок элементов И группы 1; и элементы ИЛИ 15 поступает на вход дешифратора 2. Дешифратор 2 преобразует этот номер в сигнал на одном иэ выходов ((-м), который через соответствующий элемент

ИЛИ группы 3i и соответствующий элемент

И 4Ц-го блока 291 устройства устанавливает триггер 5

ИЛИ 6 и далее на инверсные входы всех элементов И 4 j-ro блока 29, запрещая установку других триггеров j-ro блока в единичное состояние, во-вторых, на входы элементов И групп 7, 8, но дальше сигнал не проходит, так как на другие входы этих элементов И сигналы не поступают, После N тактов устройство имеет информацию о начальных номерах модулей программ, выполняемых в каждой параллельной ветви вычислительного процесса (в каждом j-м процессоре многопроцессорной

3ВМ или в каждой ЭВМ многомашинной вычислительной сети).

Режим контроля правильности включения модуля в работу программы, Режим контроля протекает по циклам, каждый из которых имеет N тактов. В течение осего режима контроля присутствует сигнал на входе 19 разрешения контроля, поступающий на входы элементов И 8 группы всех блоков управления, На первом такте первого цикла поступает сигнал на первый синхронизирующий вход 21>. Этот сигнал разрешает прохождение сигнала с единичного выхода триггера

5i первого блока 29>, который был установлен в единичное состояние в режиме записи исходных данных через соответствующий элемент ИЛИ 9 группы на первые входы элементов И 26, 27 второй и третьей групп соответствующей t-й строки. На первый информационный вход 201 поступает номер (k) запрошенного в работу модуля в первой параллельной ветви вычислительного процесса, который через первый блок элементов И

1> группы, элементы ИЛИ 15 поступает на вход дешифратора 2, Дешифратор 2 преобразует этот номер в сигнал на одном из выходов (k)-м, который поступает только в блок оперативной памяти (так как на запрещающих входах элементов И 4 всех блоков

29 присутствует запрещающий сигнал еще с режима записи исходных данных), во-первых, входы соответствующих элементов И второй и третьей групп (k ãî столбца ОЗУ)

26к -26 ; 27k — 27 (М вЂ” количество модуЧ. 1 лей в программе); во-вторых, на вторые входы элементов И 24 первой группы k-го столбла гсигнал дал.:.ше не проходит, так как на перв-:е входь. ничего в данном режиме не л., ступает).

Если триггер 25 на пересечении -й строки и K-го столбца находится в нулевом состоянии (в программе отсутствует связь между мсдулями 3 и k в данной последовательности). то сигнал с нулевого выхода три гера через соответствующий элемент И

27k третьей группы и соответствующий элемент ИЛИ 28к группы К-го столбца, второй эл мент ИЛИ 112 поступает на выход 23 неправильного следования модулей программы, выдавая "Запсещение" на включение (k-го) модуля в работу программы.

Если триггер 25к на пересечении t-й строки и К-го столбца находится в единичном состоянии (К-й модуль программы может следовать за Р-м), то, во-первых, через соответстьуощий элемент И 26k второй группы, соответствующий элемент ИЛИ

28,; группы, первь:,й элемент ИЛИ 1 1 будет

4 выдан сигнал "Разрешен e" на выполнение очередного К- о модуля программы на выход 22 устройства, во-вторых, через первый элемент И 131, первый элемент ИЛИ 141 будут приведены в нулевое состояние триггеры 5 первого блока 29, в-третьих, через время т. необходимое для приведения в нулевое состояние триггеров 5 блока, через соответствующий элемент задержки 12к, элемент ИЛИ 3 группы блока 29>, элемент

И 4l< блока 29> устанавливается в единичное . состояние триггер 5к первого блока и через элемент ИЛИ 61, элементы И 4i-4м блока

291 запрещает установку других триггеров первого блока 29> в единичное состояние. Б дальнейшем номер переписанного модуля в триггер 5 первого канала фигурирует как номер последнего выполненного модуля.

На втором такте первого цикла поступает сигнал на второй синхронизирующий вход 212, а информация снимается с второго информационного входа(номер модуля программы, возможность следования которого за модулем, номер которого записан в триггера 5> — 5v второго блока 292 необходимо и роверить).

Контроль вторым блоком(на втором-гакте) устройства осуществляется аналогично 1 674134 контрол!о в первом блоке(на первом такте), и т.д, по следующим тактам цикла, Если на )-м такте отсутствует информация на )-м информационном входе 20!, то через время, равное продолжительности такта, устройство переходит к O+1)-му такту, По окончании N-го такта первого цикла устройство переходит к 1-му та!Сгу второго цикла и т,д.

Формула >лзобретенля

Устройство для контроля последовтельности выполнения программ, содер>кащее блок оперативной памяти, первую

: группу элементов И, группу элементов задержки, дешифратор, первый и второй элементы ИЛИ, первый блок управлени: оперативной памятью,:,. :кл>очающлй i pyl111v элементов ИЛИ блока управления, первую и вторую >-руппы элементов И блока управления, группу триггеров блока управления, первый элемент ИЛИ блока управления, г!ричем первая групг>а вь1ходов блока оперативной памяти соединенB с группой входов

ГIВОВОГО элемента ИЛИ Входами элементов эадер>кки Групп ы, ВтОрая Групп а Выходов блока о!1ерати вной памяти соединена с. группой входов второго зл-.мента ИЛИ, Выходь! первого и второго элементов ИГ!И явля!Отся cGGTaeTcTaeHHG выходс1!ии правильного и неправильного следования модулей программы устройства, выходы дешифратора соединень: с группой входов

Г1ризнака 3BI1vlcN информац >и |>rIGKB GllepaтиВной памяти, ВыхОДы, .:3.Л8ментОВ И первой

ГpyiIITbI соединены с ГруппОЙ Входов записи блока оперативной памяти; первые входы элементов И первой групп!! подключены к входу разрешения записи устройства, вторые входы элементов И первой группы соединены с выходами соответству>оших триггеров группы первого блока управления, нулевые входы триггер»В rpyrlna! блока управления соединены с выходом первого элемента ИЛИ блока управления, первые входы элементов И 1>арво! группы блока управления соединеь>ы с BLIõGäBMI>I сÎGTBBTствующих триггеров группы блока управления О т л и ч а ю щ е 8 1 я гам, чlо, с 1,8HBIG расширения GGJlecTY, применения за счет реализации контроля пзследовательности выполнения программ на каждой параллельной В81 Ви Вычислите) .ьноГО процесса, оно содерхсит Группу блокca элементов И, первую и втору!о группы элементов ИЛИ и

N-1 блоков управления оперативной памятью, Во все N блоков управления оперативной памятью введены элемент И блока

5 управления и второй элемент ИЛИ блока управления, причем в каждом J-м блоке управления оперативной памятью (j = 1, N) выход элемента И блока управления соединен с первым входом первого элемента ИЛИ

>О блока управления, выходы триггеров группы блока управления соединены с ГруппоЙ входов второго элемента ИЛИ блока у;1равления, выход которого соединен с инверсными входами элементов И второй группы

15 блока управления, первые входы которых соединены с Выходами соответствующих элеменгов ИЛИ группы блока управления, выходы элементов И Второй груг;пы блока управления соединены с единичными axG20 дами соответствующих тригс.еров группы блока управления, Вторble входы элементов

И первой группы >>лока управления соединены с входои разрешения l(GHTpîëí усТ ройства, третьи входы элементов И первой

25 группы блока управления, Вторые входы элементов И второй группы блока управления и первый вход элемента И блока управ-. ления соединены с !-м входом группы входов синхронизации устройства, первые

30 и вторые входы элементов ИЛИ блока уп- равления соединены соотвегственно с выходами СGGòaeтствующих элементов задержки группы и с соответствующими выходами деши )>ратора. вторые входы we35 мента И блока уг>равления и первого элемента ИЛИ блока управления соединены соответственно с выходом первого элеменTB ИЛИ и первым установочным входом устройства, второй установочный вход

40 которого подключен к группе входов на 1альной установки блока оперативной памяти, выходы элементов И первой группы блока управления соединены с j-ми входами соответству!Ощих элементов ИЛИ первой груп45 пы, выходы которых соединены с группой входов опроса блока оперативной памяти, управляо1цие Входы блоков элементов И групг1ы подкл>очены к группе входов синхронизации уст юЙства, Гоуппа информацион50 нь>х входов устройсгва соединена с информац1иог!1! Ыми Входами олоков злемен

-0a И группы, выходы которых соединены с соответствующими входами элементов

ИЛИ второй группы, Выходы которых соеди55 наны " группой вх>з!Ов дешифратора, 1674134

3 674134 к 1-ащ &аду 11 к 1-апд &аду 11 ка Я-аиу бхюду11г каР-аиду Риду 112

o a

o ° e

К Й/л х упаа8л ищет

&аду 7

Составитель Д. Ванюхин

Редактор О, Спесивых Техред V.Ìc рг:.:-п.ал Корректор А, Осауленко

Заказ 2923 Тираж 389 Подписное, ВНИИПИ Государственного комитета по изобретениям и открытиям при П(НТ СССР

1 i3035, Москва, Ж-35, Раушская наб., 4/5

flpoL13BopcTHGHtto-iiадательский комбриг!а1 "Патент . v. Ужгopop, JJfl. Гагарина, О

К ЬИдд 9, к дьиаду 71

Г

wj 4! х 1 а/ф Ю7/ха@ дРШ_#_3 0700 02

1 ка 1-бац 3ы30ду

Оишащцзюпчщ) 02