Устройство для сопряжения процессора с многоблочной памятью

 

Изобретение относится к вычислительной технике и может быть использовано для пересылок информации между внешними запоминающими устройствами. Целью изобретения является повышение быстродействия устройства при пересылках массивов информации. Устройство 1 содержит контроллер 2 прямого доступа к памяти, группу сумматоров 3, группу из Д регистров 4, регистр 5, блок 6 управления, шину 7 адреса, шину 8 данных. Процессор 9, программируя контроллер 2, позволяет выполнить пересылку массивов информации между блоками 10, 11 памяти. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)л 6 06 F 12/00, 13/00

ГОСУДАРСТВЕННЫИ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ ;.

К АВТОРСКОМУ СВИДЕТЕРЬСТВУ (21) 4656518/24 (22) 28,02.89 (46) 30.08.91. Бюл. № 32 (72) И.А.Шаханов, В.И.Черных и В.М.Ноя- нов (53) 681.325 (088.8) (56) Авторское свидетельство СССР № 1388876, кл. G 06 F 12/00, 1986.

Микропроцессорные средства и системы, 1988, ¹ 4, с. 87 — 88. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ

ПРОЦЕССОРА... С МНОГОБЛОЧНОЙ llAМЯТЬЮ

„„SU „„1674139 А1 (57) Изобретение относится к вычислительной технике и может быть использовано для пересылок информации между внешними запоминающими устройствами. Целью изобретения является повышение быстродействия устройства при пересылках массивов информации, Ус ройство 1 содержит контроллер 2 прямого доступа к памяти, группу сумматоров 3, группу из 0 регистров 4, ре- гистр 5, блок 6 управления, шину 7 адреса, шину 8 данных. Процессор 9, программируя контроллер 2, позволяет выполнить пересылку массивов информации между блоками 10. 11 памяти. 1 ил.

1674139

Изобретение относится к области вычислительной техники и может быть испольЗовано для пересылки информации между внешними запоминающими устройствами, Целью изобретения является повышение быстродействия устройства при герейылке массинов информации.

На чертеже представлена функциональная схема примера реализации устройства.

Устройство 1 содержит контроллер 2

Прямого доступа к памяги (ПДГ!), группу из

Ь сумматоров 3, где 13 — количество адресуемых блоков памяти в группе дополнительных, группу из О ре(истров 4, регистр 5, блок б управления, шину 7 адреса, шину 8 данныхх. Кроме того, на чертеже показаны и роцессор 9, блок 10 r:aìÿòè и группа дополнительных блокс н 11 памяти, Устройство работает следу|о;цим обраВом.

Для передачи массива информации размером н 5+1 байт, например из первого дополнительного блока в D-й блок памяти, Процессор 9 записывает в соответствующие регистры 4 базовых адресов начальные адреса A1 u AD массивов н первом и D-м бло ках, а в регистр 5 — код КОД 1/D, Ьтносяшийся к выбранной паре рабочих блоков памяти. Затем процессор 9 програм— жуирует контроллер прямого доступа к памяти, т.е. задает начальный адрес пересылаемого массива (в данном случае с н равен нулю), вводит значени =. счет-гика цик лов, соответствующего передаче Б байт и

; устанавливает работы (запив» или чтение), относящийся к блоку памяти с меньшим по;рядконым номером, По QKGI- сании програм мирования контроллер 2 сообщает процессору 9 о занятии сис-,емной магистрали и, получив разрешение, формирует сигнал режима адресации (РА), запрещающий выполнениедругих операций, Затем он начинает выдавать нэ шину адреса системной магистрали последовательность 803растагощих адресных кодов, начиная с нулевого значения, которые суммируются с уставками А1, AD и направляются -ia адресные входы выбранной йары блоков памяти.

При каждом обращении пз первого блока 11 на шину 8 данных выводится соотвстствуюшая информация и переписывается н

D-й блок по адресу AD + К, где К =- О, I,2...L .

Когда заданный массив будет передан в D-й блок до конца, контроллер 2 снимает сигнал

PA и передает управление процессору 9:, Пересылка информации из основного блока 10 памяти в дополнительный блок 11, Р

ЗО

cg Э .

4О

4г;

5О

$1 :) например )! — 1, и наоборот, осуществляется аналогичным образом, за искгючением следующего: н регистр 4 — 1 записывается код, равный разности чисел А1 и АО, обозначающих.начальные адреса массивов памяти в блоках 1 1-1 и 1О соответственно, т,е, А1 — О =- А1 — АО; при программировании контроллера 2 н его память вводится начальный адрес AO ассива информации, выводимого из блока 10; контроллер 2 начинает формирование адресного кода не с нулевого значения, э с кода А1-О; адоес обращения к блоку 11 — 1 памяти в каждой операции пересылки данных устанавливается сумматором 3 — 1 по сумме кодов (АО+К) и А1 — О, где К = О,1,2...Б.

Формула изобретения

Устройство для сопряжения процессора с iwiioreблочноЙ памяT»!u. содсржащee контроллер прямого доступа к памяти и блок управления, причем входы-выходы признаков чтения, записи и режима адресации устройства подключены к одноименным входам-выходам контроллера прямого доступа к памяти и к одноименным входам блока управления, адресный вход-выходустройства годключен к адресному входу-выходу контроллера прямого доступа к памяти и к пернсму информационному входу блока управления, отл и ч а ю щ ее ся тем, что, с целью повышения быстродействия устройства при пересылке массивов информации, н него введены гругпа из D сумматоров, где D — количество адресуемых блоков памяти в группе дополнительных, группа из D регистров и регистр, причем адресный вход-выход устройства подключен к входам первых слагаемых всех сумматоров груп ы, К-й вход выборки группы устройства (К = 1„„„О) подключен к входу разрешения записи К-го регистра группы, информационный выход которого подклю.ен к входу второго слагаемого К-ro сумматора группы, выход которого является К-м адресным выходом группы устройства, вход данных которого подключен к информационным входам всех регистров группы и к информационному входу регистра, выход которого псдключен к второму информационному входу блока управления, первэя и вторая группы выходов которого являются группой выходов выборки и группой выходов признаков записи чтения устройства соответственно, вход выборки устройства подключен к ьходу разрешения записи р.;— гистра. установочный вход устройства подключен к входам признаков записи всех регистров группы и к входу признака "-аписи регистра, первый и второй выходы блока

1674139

Составитель А. Мишин

Редактор О, Спесивых Техред M.Moðãåíòàë Корректор М. Максимишинец

Заказ 2923 Тираж 381 Подписное

8НИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 управления являются выходами выборки.и признака записи-чтения устройства соответственно, вход подготовки и выход запроса которого подключены к входу пуска и выходу запроса контроллера прямого доступа к памяти соответственно.