Устройство для формирования адреса

 

Изобретение относится к устройствам вычислительной техники и может быть использовано в системах со страничной организацией памяти. Цель изобретения - повышение помехоустойчивости устройства. Устройство содержит триггер 1, мультиплексор 2, дешифраторы 3, 4, элемент И 5, триггеры 6-8, элемент НЕ 9, регистры 10, 11, выход 12 адреса страницы памяти, информационный вход-выход (шина данных) 13, микропроцессорный блок 14, выход 15 начальной установки, вход 16 синхронизации команд и данных (MEN), микропроцессор 1/, узел 18 памяти, адресный выход 19 микропроцессора. Устройство работает в двух режимах: переключения страниц программной памяти и блокирования ложного срабатывания (по переключению страниц). 5 ил. с S (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (51)5 G 06 F 12/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н A BT0PCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

MPH ГКНТ СССР (2i) 4668133/24 (22) 30.03.89 (46) 07.06.91. Бюл. № 21 (72) К.Г. Семенов, Н.М. Сидоров и В.И. Потапенко (53) 681.325(088.8) (56) Авторское свидетельство СССР №- 1160409, кл . G 06 F 9/36, 1982.

Авторское свидетельство .СССР

¹ 1541619, кл. С 06 F 12/00, 30.05.88. (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ

АДРЕСА (57) Изобретение относится к устройствам вычислительной техники и может быть использовано в системах со стра„„SU„„1 54828 А1

2 ничной организацией памяти. Цель изобретения — повышение помехоустойчивости устройства. Устройство содержит триггер 1, мультиплексор 2, дешифраторы 3, 4, элемент И 5, триггеры

6-8, элемент НЕ 9, регистры 10, 11, выход 12 адреса страницы памяти, информационный вход-выход (шина данных)

13, микропроцессорный блок 14, выход

15 начальной установки, вход 16 синхронизации команд и данных (МЕИ), микропроцессор 1/, узел 18 памяти, адресный выход 19 микропроцессора. Устройство работает в двух режимах: пере:ключения страниц программной памяти и блокирования ложного срабатывания (по переключению страниц).

5 ил.

1654828

И зобретение относится к устройствам вычислительной техники и может быть использовано в системах со стра ничной организацией памяти.

Цель изобретения — повышение помехоустойчивости устройства.

На фиг. 1 приведена структурная схема устройства; на фиг. 2 — структура команд используемого процессора; на фиг. 3 — 5 приведены временные диаграммы работы устройства.

Устройство (фиг. 1) содержит триггер i, мультиплексор 2, дешифраторы

3 и 4, элемент И 5, триггеры 6 — 8, элемент HE 9, регистры 10 и 11, выход 12 адреса страницы памяти, информационный вход-выход (шина данных) !

3, микропроцессорный блок 14, вход

15 начальной установки, вход 16 синхронизации команд и данных (МЕН),микропроцессор 17, узел 18 памяти и адресный выход 19 микропроцессора.

На фиг. 3 — 5 приняты следующие обозначения: К1 †временн диаграмма; 25 игнала на входе 15 устройства; К2 ременная диаграмма сигнала на линии 16 устройства; КЗ вЂ” временная диаграмма сигнала на.шине 13; К4 - временная диаграмма на выходе элемента 4; K5— временная диаграмма на выходе элемента 1; Кб — временная диаграмма сигнала на выходе элемента 11; К7 — временная диаграмма на выходе элемента 2;

К8 — временная диаграмма на выходе элемента 10; К9- — временная диаграмма

35 на выходе элемента 8; K1Q - временная диаграмма на выходе элемента 9;

К11 — временная диаграмма на выходе элемента 3 К12 - временная диаграмма

3 40 на выходе элемента И 5 К13 - временная диаграмма на выходе элемента б; К14 временная диаграмма на выходе элемента 7.

Устройство работает .в двух режи45 мах: переключение страниц программной памяти (ПП), блокирование ложного срабатывания (по переключению страниц), Режим переключения страниц ПП.

В устройстве переключение страниц

ПП происходит одновременно с выполнением процессором одной из нескольких команд перехода микропроцессора, Все команды перехода микропроцессора (TMS 32010) являются двухсловными (фиг. 2). Первое слово А пред55 ставляет собой код операции (КОП) команды перехода, а второе  — операнд,-являющийся адресом перехода.

Для организации многостраничной

1П1 используется общая для всех команд переходов структура первого слова А.

Два старших разряда слова А, равных единице, выступают идентификатором всех команд перехода. Кроме того, значение младшего байта слова А (разряды 0...7) является безразличным для используемого процессора при выполнении команд перехода. Зто позволяет использовать содержимое младшего байта слова А в качестве адреса страницы узла памяти (например, при использовании байта можно организовать ПП на 256 страниц объемом до 4К слов каждая).

Работа устройства начинается с поступления сигнала сброса (например, от кнопки) по входу 15 на входы установки триггеров б — 8, регистров 10 н 11Ä 17 (фиг. 6, К1) .

К моменту перехода сигнала "Сброс" из состояния низкого уровня в состояние высокого уровня на выходах регистров 10 и 11 установлен адрес соответствующей нулевой страницы ПП узла 18 памяти. Состояние триггера 1 в. этом случае безразлично, так как через мультиплексор 2 под его управлением поступает нулевой адрес либо с регистра 11 на вход D регистра 10, либо с выхода регистра 10 через мультиплексор 2 к нему на вход. Таким образом, фа выходе 12 после перехода сигнала

"Сброс" из состояния логического "0" (низкий уровень) в состояние логической "1" (высокий уровень) и перед .началом работы микропроцессора 17 установлен адрес, соответствующий нулевой странице узла 18 памяти.

Предположим, что рабочая программа размещена в П11 на двух страницах:

O и 1. При считывании микропроцессором 17 из ПП посредством сигнала MEN команды перехода код этой команды устанавливается на шине 13 данных (фиг. 1). Временные соотношения сигнала MEN и данных приведены на риг, 3 (К2 и КЗ).

На выходе дешифратора 4 формируется импульс положительной полярности (фиг. 3, К4), который по заднему фронту сигнала MEN (фиг. 3, К2) записывается в триггер 1 (фиг, 3, К5). Ввиду того, что задний фронт сигнала MEN появляется только в случае активного состояния шины 13 данных, то запись

1654828 6 ложных импульсов, возниканзцих на выходе дешифратора 4 (фиг. 3, К4), в триггер 1 не производится, тем самым исключаются ложные переключения страниц IIII.

После установки триггера 1 в состояние логической "1" сигнал с его выхода поступает на вход управления мультиплексора 2. Этим же фронтом сигнала МЕИ в регистр 11 производится запись нового адреса страницы с шины

13 данных, который содержится в младшем байте КОП команды перехода (фиг. 3, Кб). Под управлением сигнала высокого уровня с выхода триггера

i информация с выхода регистра 11 через мультиплексор 2 поступает на вход регистра 10 и записывается в него следующим фронтом сигнала МЕН (фиг. 3, 20

К7 и К8), т.е. на выходе l2 после считывания адреса перехода микропроцессором 17 с шины 13 данных (фиг. 3, КЗ), устанавливается новый адрес страницы IIII. 25

Регистр 11 задерживает на один такт сигнала МЕЛ момент переключения страниц узла 18 памяти (фиг. 3, К7, К8), так как команды перехода двухсловные, то необходимо исключить переключение страницы до момента считывания второго слов команды перехода, После установки на шине 13 .кода команды перехода и последующего считывания процессором адреса перехода происходит переключение страниц узла памяти в соответствии с предварительно закодированным адресом страницы памяти, в младшем байте КОП команды перехода.

При двухстраничной памяти и при низ ком уровне сигнала на линии 12 к шине 13 подключается нулевая страница памяти, при высоком уровне на выходе 12 к шине 13 подключается первая страница памяти. м 45.Режим блокировки ложного срабатывания.

Ложное переключение страниц узла

18 памяти может произойти при появлении на шине 13 информации, имеющей в двух старших разрядах логические "1" (за исключением выполнения микропроцессором команд перехода).

Такая информация может появиться на шине 13 при выполнении процессором

55 следуницих команд: считывание (TBLR), запись (TBLW) ввод-вывод (IN и OUT) .

Команда TBLR.

При считывании из ПП посредством сигнала на входе 16 MEN процессором команды THLR êîä этой команды устанавливается на шине 13, Временные соотношения между сигналом MEN и информацией приведены на фиг. 5 (K10 и КЗ).

Одновременно с этим дешифратор 3 дешифрирует КОП команды TBLR и формирует на выходе импульс положительной полярности (фиг. 5, К11).

Ввиду того, что перед началом работы сигналом на входе 15 (сброс) все устройства, включая процессор, устанавливаются в исходное состояние, с выхода триггера 8 на вход элемента

И 5 приходит сигнал (фиг. 5, К9), разрешающий прохождение через элемент

И 5 сформированного на выходе дешифратора 3 импульса, на вход триггера б (фиг. 5, K12). Запись этого импульса производится по сигналу инициализации памяти MEN на входе 16 (фиг. 5, K13), так как выполнение команды

TBLR занимает три машинных цикла работы процессора, и информация (DAT) устанавливается на шине 13 только в третьем цикле (фиг. 5, КЗ), то необходимо задержать сигнал, сформированный при дешифрации КОП команды TBLR на два машинных цикла (фиг. 5, К13 и К14). Это реализуется триггерами

6 и 7. Триггер 8 формирует импульс отрицательной полярности, стробируемый инверсHblM сигналом MEIT с выхода элемента НЕ 9 (фиг. 5, К10, К9), который поступает на вход сброса триггера 1 и запрещает запись в триггер ложной информации по заднему фронту сигнала МЕ11 (фиг. 5, К2 и К9). При этом триггер 1 остается в состоянии логического "О", и под его управлением информация в регистре 10 перезаписывается через мультиплексор 2 по заднему фронту сигнала MEN тем самым охраняя адрес текущей страницы, Кроме того, сформированный импульс на инверсном выходе триггера 8 (фиг. 5, К9) запрещает также дальнейшее прохождение ложного импульса с выхода дешифратора 3 (фиг, 5, К12), возникающего в случае совпадения считываемой процессором информации по команде

TBLR с КОП команды TBLR. В случае, если переход осуществляется в пределах одной страницы ПП, то из регистра 11 в регистр 10 происходит перезапись того же адреса страницы ПП и переключение страниц не происходит.

1654828

Адрег страницы

Кадкомандыперелда

15 f4 13 fZ ff Ю а 8 7 6 5 4 З г 0

А 1 x x x xx zzzzzzzz д 0 О О О Адрес паиято проераикы

Выполня емые команды (TBLM, П1, OUT) имеют общий признак: отсутствие сигнала MEN на входе 16 при наличии информации (BAT) на шине 13 (фиг. 4, К2 . И K3), При появлении этой информации на входных линиях дешифратора 4 возможна установка уровней логических

"1", При этом на выходе дешифратора

4 формируется импульс положительной полярности (фиг. 4, K4). Однако запись

его в триггер 1 не происходит (фиг. 4, К5) ввиду отсутствия в эти моменты времени сигнала МЕХ (фиг. 4, К2), При этом триггер 1 остается в состоянии Сброс", и управляющий сигнал с его выхода низким уровнем поступает на мультиплексор 2 (фиг. 4, K5). При этом по заднему фронту сигнала MEN в регистре 10 осуществляется перезапись 2р информации с его выхода через мультиплексор 2 на вход, Адрес страницы памяти на линии 12 остается прежним. 25

Формула изобретения

Устройство для формирования адреса, Содержащее два дешифратора, элемент

И, три триггера, элемент НК и два регистра, входы установки в "0" регистров и триггеров подключены к входу начальной установки устройства, информационные входы первого дешифратора соединены с входами старших разрядов

Информационного входа-выхода устройства, выход элемента И подключен к

Информационному входу первого триггера, первый и второй старшие разряды

Идеитирикатар комоиды перехода ,=/ . информационного входа-выхода устройства подключены соответственно к первому и второму информационным входам второго дешифратора, информационные входы первого регистра подключены к младшим разрядам информационного входа-выхода устройства, выход второго регистра подключен к выходу адреса страницы памяти устройства, вход син хронизации команд и данных устройства одключен к синхровходам первого и торого триггеров и второго регистра и к входу элемента НЕ, выход которогд подключен к синхровходу третьего триггера, выход которого соединен с первым входом элемента И, второй вход которого подключен к выходу первого дешифратора, выход первого триггера подключен к информационному входу второго триггера, выход которого соединен с информационным входом третьего триггера, отличающееся тем, что, с целью повышения помехоустойчивости, в него введены четвертый триггер и мультиплексор, выход которого подключен к информационному входу второго регистра, управляющий вход мультиплексора соединен с выходом четвертого триггера, информационный вход которого соединен с выходом второго дешифратора, вход установки в "О" четвертого триггера соединен с выходом третьего триггера, вход синхронихации .четвертого триггера соединен с входом синхронизации команд и данных устройства, выходы первого и второго регистров соединены соответственно с первым и вторым информационными входами мультиплексора.

1654828

К2 кз

К5 кь кв стиг, 3 кг

К42

КУЗ

Фиг, Х

Редактор О. Головач

Заказ 1952 Тираж 403 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г, Ужгород, ул, Гагарина, 101

94

К9

Составитель А. Афанасьев

Техред Л, Олийнык Корректор Н, Ревская