Устройство для определения достоверности передачи дискретной информации

 

Изобретение относится к электросвязи. Цель изобретения - сокращение времени измерения. Устройство содержит входной блок 1, блок 2 сравнения, датчик 3 кодовых комбинаций, регистр 4 сдвига, триггер 5, блок 6 ключей, генератор 7 импульсов, делители 8 и 9 счета, блок 10 цикловой синхронизации, дешифраторы 11 и 12, элемент И - ИЛИ 13, блок 14 счетчиков, счетчики 15 и 16 и элементы И 17 и 18. В блоке 2 сравниваются последовательности, принятые из канала связи, и эталонная. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)s Н 04 В 3/46

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4767492/09 (22) 08.12.89 (46) 30.08.91, Бюл. М 32 (72) В,Б.Киселев и Л.Н.Ефимова (53) 621.394.62 (088,8) (56) Авторское свидетельство СССР

М 422111, кл, Н 04 В 3/46, 1972. (54) УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕНИЯ

ДОСТОВЕРНОСТИ ПЕРЕДАЧИ ДИСКРЕТНОЙ ИНФОРМАЦИИ

Изобретение относится к электросвязи и может быть использовано для контроля качества каналов в системах передачи дискретной информации, Цель изобретения — сокращение времени измерения.

На чертеже представлена структурная схема устройства для определения достоверности передачи дискретной информации.

Устройство содержит входной блок 1, блок 2 сравнения, датчик 3 кодовых комбинаций, регистр 4 сдвига, триггер 5, блок 6 ключей, генератор 7 импульсов, делители 8 и 9 счета, блок 10 цикловой синхронизации, дешифраторы 11 и 12, элемент И вЂ” ИЛИ 13, блок 14 счетчиков, счетчики 15 и 16 и элементы И 17 и 18.

Устройство работает следующим образом.

Перед началом работы счетчик 16 устанавливается в исходное состояние, В режиме приема из канала связи через входной блок 1 поступает тестовая последовательность и записывается в регистр 4 сдвига в соответствии с тактами, вырабаты... Ы,, 1674387 А1 (57) Изобретение относится к электросвязи.

Цель изобретения — сокращение времени измерения. Устройство содержит входной блок, блок сравнения, датчик кодовых комбинаций, регистр сдвига, триггер, блок ключей, генератор импульсов, делители счета, блок цикловой синхронизации дешифраторы, элемент И вЂ” ИЛИ, блок счетчиков, счетчики и элементы И. В блоке сравнения сравниваются последовательности, принятые из канала связи, и эталонная. 1 ил. ваемыми входным блоком 1. Тактовые импульсы от входного блока 1 проходят на вход регистра 4 сдвига через элемент ИИЛИ 13, который при отсутствии потенциала с триггера 5 на первом входе разрешает прохождение сигналов, поступающих на третий вход.

Одновременно тестовая последовательность поступает на вход блока 10 цикловой синхронизации, который предназначен для приема последовательности той же структуры, что и тестовая. При приеме К неискаженных посылок подряд блок 10 формирует на выходе сигнал в момент окончания приема тестовой последовательности. Этим сигналом блок 14 счетчика 15 устанавливается в состояние

"0", а датчик 3 устанавливается в исходное положение, Одновременно триггер 5 устанавливается в состояние "1" и на его выходе появляется потенциал.

Дешифратор 12 предназначен для формирования начальной комбинации и записи ее в датчик 3.

С появлением потенциала на втором входе элемент И 17 разрешает прохождение

1674387 тактирующих импульсов от генератора 7 на тактовые входы датчика 3 кодовых комбинаций, регистра 4 сдвига через элемент И—

ИЛИ 13 и дешифратор 11. Одновременно элемент И вЂ” ИЛИ 13 запрещает прохождение тактовых импульсов на регистр 4 от входного блока 1, Этим же потенциалом триггера 5 отпирается элемен И 18, разрешая прохождение импульсов принятой последовательности на блок 2 сравнения (режим сравнения).

Частота последовательности генератора 7 импульсов значительно больше частоты тактирования входным блоком 1. При выдаче генератора 7 N-го импульса на выходе делителя 8 появится сигнал, устанавливающий триггер 5.в состояние "0", запирая при этом элементы И 17 и 18 и разрешая запись в регистр 4 следующей тестовой последовательности из канала связи. В течение режима сравнения в блоке 2 сравнивается ровно

N пар элементов последовательности, примятой из канала связи и эталонной.

В режиме сравнения в устройстве производятся две основные операции контроля качества канала: подсчет количества искаженных посылок во всей передающей последовательности счетчиком ".5 сбоев, подсчет количества комбинаций, содержащих одну, две..., n ошибок блоком 14 счетчиков искажения комбинаций, При сравнении принятой эталонной последовательностей на выходе блока 2 формируется двоичная последовательность, cоответствующая налlë÷èю и отсутствию искажений посылок в принятой по каналу связи тестовой последовательности ("1" соответствует искажению посылки), КоличесУВс искажений подсчитывается счетчиком

15 сбоев, Одновременно последовательность постугает на вход дешифратора 11.

Длина анализируемой комбинации задается первым делителем 9, коэффициент счета .(деления) которого равен количеству разрядов дашифратора 11. При появлении на входе дешифратора 11 сигнала блок 6 ключей отгирается и разрешает прохождение с одного из выходов дешифратора 11 импульса на TQT счетчик, который в блоке 14 подсчитывает число комбинаций (блоков) с количеством искаженных посылок, соответствующее в данный момент состоянию дешифратора 11, В итоге к моменту окончания режима сравнения счетчик 15 находится в состоянии, соответствующем об дему количеству сбоев в последовательности длиной М, а СИК-1, СИК-2, .„СИК-и (16-1,, 16-2, ... 16-и) — в состояниях, соответствующих количеству блоков длиной, содержащих соответстния и первый дешифратор, выход блока сравнения подключен к первому входу первого счетчика, отл и ча ю щеес я тем,что, 35 с целью сокращения времени измерения, в него введены второй счетчик, первый вход которого является вторым входом устройства, второй дешифратор и последовательно соединенные генератор импульсов, первый

40 элемент И, первый делитель счета, триггер, элемент И-ИЛИ, регистр сдвига и второй элемент И, выход которого подключен к другому входу блока сравнения, последовательно соединенные второй делитель счета

45 и блок ключей, выходы которых подключены к соответствующим информационным входам блока счетчиков, установочный вхофкоторого соединен с вторыми входами первого и второго счетчиков, с выходом бло50 ка цикловой синхронизации, с другим входом триггера, с входом второго дешифратора, выход которого подключен к первому входу датчика кодовых комбинаций, второй вход которого соединен с вто55 рым входом первого дешифратора, с выходом первого элемента И, с входом второго делителя счета и с вторым входом элемента И вЂ” ИЛИ, первый вход которого соединен с другими входами первого и второго элемента И, третий вход которого сое10

30 венно, одну, две... и ошибок. Увеличение показаний счетчика 16 на единицу показывает, что сеанс контроля состоялся.

Для обеспечения циклового фазирования и определения начала приема из канала тестовой последовательности с точностью. достигаемой в устройстве, как с точки зрения обеспечения заданной вероятности проведения сеанса, так и с точки зрения защиты от ложного пуска и тем самым от проведения ложного сеанса, при цикловом фаэировании традиционными способами необходимо предварить тестовую последовательность аналогичной синхронизирующей последовательностью. Сеанс контроля канала в этом случае потребует примерно в два раза больше времени, чем сеанс контроля, проводимый с помощью данного устройства.

Значение К может быть выбрано из условия, что вероятность ложной синхронизации не превышает заданную величину.

Формула изобретения

Устройство для определения достоверности передачи, дискретной информации, содержащее блок счетчиков, первый счетчик, последовательно соединенные входной блок, вход которого является первым входом устройства и блок цикловой синхронизации, последовательно соединенные датчик кодовых комбинаций, блок сравне1674387

Составитель В. Камалягин

Редактор Н. Коляда Техред М,Моргентал Корректор В. Гирняк

Заказ 2936 Тираж 74 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101 динен с другим входом блока цикловой синхронизации и с другим выходом входного блока, первый выход которого подключен к второму входу регистра сдвига, выходы первого дешифратора подключены к соответствующим вторым входам блока ключей,