Программируемый сопроцессор

 

Изобретение относится к вычислительной технике и может быть использовано в управляющих вычислительных комплексах, например в терминальных системах управления гибких производственных систем либо в системах числового программного управления станками и роботами. Цель изобретения - повышение производительности за счет аппаратно-табличного выполнения операций и динамического микропрограммирования . Программируемый сопроцессор содержит операционный блок, блок памяти, блок адресации, интерфейсный блок, блок управления, блок коммутации, регистр адреса. 22 ил , 4 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (st>s G 06 F 9/00, 15/00

ГОСУДА1 СТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4611074/24 (22) 05.11.88 (46) 07.09.91. Бюл,¹33 (71) Ленинградский политехнический институт (72) Е,В.Горячев, С,В.Горячев, Д.Л.Евланников и В.Ф.Мелехин (53) 681.325 (088.8) (56) Клингман Э. Проектирование специали- зированных микропроцессорных систем.—

М,: Мир, 1985, с. 363.

Авторское свидетельство СССР

М 1108446, кл, G 06 F9/00,,1984. (54) ПРОГРАММИРУЕМЫЙ СОПРОЦЕССОР

Изобретение относится к вычислитель-. ной технике и может быть использовано в управляющих вычислительных комплексах, например, в терминальных системах управления (ТСУ) гибких производственных систем (ГПС) либо в системах числового программного управления станками и роботами, Цель изобретения — повышение производительности за счет аппаратно-табличного выполнения операций и динамического микропрограммирования.

На фиг.1 изображена структурная схема гибкого сопроцессора с аппаратно-табличным выполнением операций; на фиг.2— структурная схема операционного блока; на фиг.3 — структурная схема 16-разрядной секции операционного блока; на фиг.4 — структурная схема блока адресации; на фиг.5 — структурная схема блока управления; на фиг,б — функциональная схема сумматора секции операционного блока; на фиг.7 — пример реализации мультиплексора. Ж 1675880 А1 (57) Изобретение относится к вычислительной технике и может быть использовано в управляющих вычислительных комплексах, например в терминальных системах управления гибких производственных систем либо в системах числового программного управления станками и роботами. Цель изобретения — повышение производительности за счет аппаратно-табличного выполнения операций и динамического микропрограммирования. Программируемый сопроцессор содержит операционный блок. блок памяти, блок адресации, интерфейсный блок, блок управления, блок коммутации, регистр адреса. 22 ил., 4 табл, связи; на фиг.8 — структурная схема блока памяти; на фиг,9 — функциональная схема

16-разрядной секции блока памяти; на фиг.10 — структурная схема блока коммутации; на фиг.11 — функциональная схема бло- д ка коммутации; на фиг.12 — функциональная схема регистра адреса; на фиг.13 — пример реализации мультиплексора адреса микро-. команды; на фиг.14 — функциональная схема мультиплексора адреса; на фиг.15- функци- О ональная схема блока селекции адреса; на, ОО фиг.16 — функциональная схема регистра (1 микрокоманд блока управления; на фиг.17— пример реализации мультиплексора условий; на фиг,18 — функциональная схема группы триггеров; на фиг.19 — функциональная схема узла синхронизации; на фиг.20— временная диаграмма работы блока синхронизации; на фиг,21 — пример реализации блока постоянной памяти; на фиг.22 — функциональная схема интерфейсного блока.

Программируемый сопроцессор (фиг.1) содержит операционный блок 1, блоки пэ1675880

55 мяти 2 и адресации 3, интерфейсный блок 4, блоки управления 5 и коммутации 6 и регистр 7 адреса, связи 8 — 41 внутри процессора, Операционный блок 1 (фиг.2) содержит три секции (младшую 42, среднюю 43 и старшую 44), мультиплексор 45 связи и связи 46 — 74 внутри блока.

Младшая 42, средняя 43 и старшая 44 секции операционного блока содержат (фиг.3) приемопередатчик 75,мультиплексор

76 данных, регистры. операнда 77, числа 78 и команды 79, арифметика-логический узел

80, мультиплексорьi выхода 81 и адреса данных 82, регистр 83 микрокоманды, группу элементов И 84, первый — третий элементы

И 85 — 87, группу элементов ИЛИ 88, элемент ИЛИ 89 и группу элементов НЕ 90, связи 91 — 157 внутри секции.

Блок 3 адресации (фиг.4) содержит приемопередатчик 158, регистры данных 159, вектора 160, команды 161, макрокоманды.

162 и адреса микрокоманды 163, триггер

164 модификации адреса, мультиплексор

165 адреса микрокоманды, мультиплексоры выделения восьми, четырех и одного разрядов 166 — 169 соответственно, мультиплексор 170 адреса, первый 171 и второй 172 элементы ИЛИ, группу элементов ИЛИ 173, первы и — четве рты и эл е менты И 174 — 177 и первую 178 и вторую 179 группы элементов

И, связи 180 — 254 внутри блока (связь 242 не показана).

Блок 5 управления (фиг.5) содержит блок 255 селекции адреса, группу 256 триггеров, блок 257 синхронизации и блок 252 постоянной памяти, регистр 259 микрокоманды блока управления, мультиплексор

260 условий и связи 261 -302 внутри блока.

Блок памяти (фиг.8) содержит три секции 302 — 304 и связи 305 — 316 внутри блока.

Блок коммутации (фиг,10) содержит универсальные вентильные матрицы 317 и 318 и связи 319 — 328 внутри блока.

Универсальная вентильная матрица блока коммутации (фиг,11) содержит приемопередатчики 329 — 332; четырехканальный 8-разрядный мультиплексор 333, узел

334 управления и связи 335 — 361 внутри матрицы.

Узел селекции адреса блока управления (фиг.15) содержит программируемую логическую матрицу 362, регистр 363 и связи 364 — 372 внутри блока, Группа триггеров (узел состояний) блока управления (фиг.18) содержит триггеры

373 — 376 и связи 377 — 392 внутри группы триггеров.

Узел синхронизации блока управления (фиг.19) содержит генератор 393 тактовых импульсов, программируемую логическую матрицу 394, регистр 395 и связи 396 — 402 внутри узла. Узел поСтоянной памяти (фиг.21) содержит программируемые логические матрицы 403 — 405.

Блоки сопроцессора (фиг.1) работают следующим образом.

Операционный блок 1 (фиг.1) предназначен для выполнения основных операций по преобразованию и оперативному хранению информации, Пример построения 48разрядного операционного блока путем соответствующего объединения по цепям переносов и сдвигов трех однотипных секций приведен на фиг.2, Секция операционного блока реализована в виде бис

К18018П1-112 (фиг.3), Управление операционным блоком происходит при помощи управляющего кода

СЗ(8:1) = Y8(8:1), формируемого в блоке 5 управления, Приемопередатчик 75 предназначен для организации двунаправленной передачи информации, управление вводом — выводом приемопередатчиков 75 различных секций независимое:

С95 = С49 = С9 (1) = Y8(1) =-. Y270(1)— младшая секция 42, С95 = С50 =- С9(2) = Y8(2) = Y270(2)— средняя секция 43, С95 = С51 = С9(3) = Y8(3) = Y270(3)— старшая секция 44, С95 = 0 - Y107(16, 1) = X91(16:1) — ввод информации, С95 = 1 - Y91(16:1)=Х101(16:1) — вывод информации из секции операционного блока, Содержание микрооперации, выполняемой в операционном блоке 1, определяется микрокодом, записанным в регистр 83 микрокоманды операционного блока. Микрокод поступает из блока 2 памяти в цикле выборки микрокоманды и фиксируется в регистре 83 микрокоманды операционного блока при помощи сигнала записи С96:

С96=С52(3)=С53(3)=С54(3)=С9(5)=У8(5)=

Y271(1).

В регистре 83 микрокоманды операционного блока хранится следующая информация;

С115(3:1) = Y116(3;1) — управление муЛьтиплексором 76 данных, С137(2:1) = Y138(2:1) — управление мультиплексором 82 выхода, С155 = Y156 — управление модификацией адреса, С148 = Y151 — разрешение записи в регистр 77 операнда, 1675880

С149 = Y152 — разрешение записи в регистр 78 числа

С150 = Y153 — разрешение записи в регистр 79 команды операционного блока.

Между полями кода микрокоманды, считываемой из блока 2 памяти (Y12), и информацией, записываемой в регистр 83 микрокоманды операционного блока, выполняется следующее соответствие:

Y151 = Y12(28), 10

Y152 = Y12(27), Y153 = Х92(8)= Х62(8) = Y12(26) — старшая секция 44, Y163 = Х92(8) = Х63(8) = Y12(25) — средняя секция 43, 15

Y153 = Х92(8) = Х64(8) = Y12(24) — младшая секция 42, Y116(3:1) = Y12(23:21), Y138(2:1) = Y12(20:19), Y156 = Y12(18), 20

Мультиплексор 76 данных предназначен для передачи информации в регистр 77 i операнда, регистр 78 числа или регистр 79 команды операционного блока по одному из восьми каналов, код номера которого за- 25 дается в формате микрокоманды .

С115(3:1) = 000 - Y120(16:1) = X103(16:1) — прямая передача, С115(3;1) = 001 - Y12(16:1) = Х111(16:1)— сдвиг влево на 1Р, 30

С115(3:1) = 010 - Y12(16. 1) = Х112(16:1)— сдвиг влево на 2Р, С115(3:1) = 011 - Y120(16:1) = Х113(16:1) — сдвиг вправо на 1Р, С115(3:1) = 100 - У120(16:1) = Х114(16:1) 35 — сдвиг вправо на 2Р, С115(3:1) = 101 - Y120(16:1) = Х106(16:1) — инверсная передача, С115(3;1) = 110 — Y120(16;1) = Х105(16;1) дизъюнкция, 40

С 15(3:1) = 111 - Y120(1 6;1) = Х104(16:1) конъюнкция.

Для формирования функций инверсии, дизъюнкции и конъюнкции служат группы логических элементов НЕ 90, ИЛИ 45

88 и И 84, Для реализации функции сдвигов в секции операционного блока поступают . следующие сигналы:

Х65 = (2:1) = Х47(2:1), Х69(2:1) = Х72(2:1) — на младшую секцию 42, Х66 = (2:1) = Х48(2:1), X70(2:1) =

X46(16:15) — среднюю секцию 43, Х67 = (2:1) = Y68(2:1), Х71(2:1) = Х47(16:15) — на старшую секцию 44.

Регистр 77 операнда и регистр 78 числа предназначены для временного хранения операндов и построены на сдвоенных 0триггерах, управляемых перепадом потен- циала.

Регистр 79 команды операционного блока предназначен для хранения адресных полей кода команды: адреса первого операнда — младшая секция 42 операционного блока, адреса второго операнда — средняя секция 43 операционного блока, адреса перехода к следующей команде — старшая секция 44 операционного блока, независимое управление разрешением записи в регистр

79 команды операционного блока осуществляется при помощи кода Y12(26:24), задаваемого в формате микрокоманды. Имеется возможность модификации кода на выходе регистра 79 команды операционного блока.

Модифицируется младший разряд кода при помощи логического элемента ИЛИ 89 и сигнала разрешения: модификации адреса У155, поступающего из регистра 83 микрокоманды операционного блока; Y143 =- Y142(1)

+ Y155, Арифметико-логический узел 80 представляет собой комбинационную схему, формирующую в зависимости от поступающего на его входы содержимого, регистров операнда 77 и числа 78 и сигнала входного переноса Х55(58,59) коды суммы У135, суммы по модулю 2 У136, а также сигналы выходного переноса Y60(61,57);

Y135(16:1) = Х127(16:1) + Х12(16:1) + Х55, Y136(16:1) = Х127(16:1) + Х128(16:1), Функциональная схема арифметика-логического узла приведена на фиг.7. В качестве сигналов входного переноса Х55 в младшую секцию 42 операционного блока поступает сигнал Y272(2) с выхода регистра

259 микрокоманды блока 5 управления Х55

= С9(8) = Y8(8) = Y272(2), в среднюю секцию

43 — сигнал выходного переноса У60 младшей секции 42 операць.энного блока Х58 =

У60, в старшую секцию 44 — сигнал выходного переноса У61 средней секции 43 опереционного блока Х59 = Y61.

Сигнал выходного переноса У57 старшей секции 44 операционного блока является одним из условий перехода в микропрограммах и поступает на вход Х266 мультиплексора 260 условий перехода блока 5 управления.

Мультиплексор 81 выхода предназначен для коммутации на выход У140 информации по одному из четырех направлений в зависимости от кода С137(2:1) = У138(2:1), записанного в регистре 83 микрокоманды операционного блока:

С137(2:1) = 00 - Y140(16:1) = X132(16:1)— регистр 78 чиСла, 1675880

С137(2;1) = 01 - У140(16:1) = X131(16:1)— регистр 77 операнда, С137(2:1) = 10 - У140(16:1) = Х134(16:1)— сумма по модулю 2, С137(2:1) = 11 — У140(16;1) = Х135(16:1) — 5 сумма.

Информация с выхода У140 мультиплексора 81 выхода поступает на вход мультиплексора 82 адресных данных, а также на группы логических элементов И 84 и ИЛИ 10

88.

Мультиплексор 82 адреса данных коммутирует на выход 102 информацию по одному из двух каналов в зависимости от кода

С97 = С52(1) = С53(1) =: С54(1); 15

С97 = 0 — Y102(16:1) = X139(16:1) — мультиплексор 81 выхода, С97 = 1 - Y102(16:2) =- Х141(16:1) — регистр 79 команды.

Информация с выхода 102 мультиплек- 20 сора 82 адреса данных поступает на вход

101 приемопередатчика 85, Мультиплексор 45 связи (фиг.2) предназначен для организации сдвиговых операций совместно с секциями 42 — 44 25 операционного блока, с его помощью реализуются следующие типа сдвигов: логический сдвиг влево на 1 разряд, логический сдвиг влево на 2 разряда, арифметический сдвиг вправо на 1 разряд, арифметический 30 сдвиг вправо на 2 разряда, циклический сдвиг влево на 1 разряд, циклический сдвиг влево на 2 разряда., циклический сдвиг вправо на 1 разряд и циклический сдвиг вправо на 2 разряда, Мультиплексор 45 связи пред- 35 ставляет собой двухканальный четырехразрядный мультиплексор, на управляющий вход 56 которого поступает сигнал G56 =

С9(7) = Y8(7) = Y8(7) = У272(1) с выхода 272 регистра 259 микрокоманды блока 5 управ- 40 ления:

С56 = 0 — логические и арифметические сдвиги;

С56 = 1 — циклические сдвиги.

На информационные входы 73 и 74 по- 45 ступают соответственно по два старших и младших разряда информационного входа — выхода 13:

X73(2:1) = Х46(2:1) = Х13(2:1), Х74(2:1) = X48(16:15) = Х13(48:47). 50

Выходные коды У68, У72 поступают на входы Х67 старшей 44 и Х69 младшей 42 секций операционного блока 1 соответственно, Мультиплексор 45 связи может быть реализован, например, на микросхеме 55 мультиплексора К555КП1 I (фиг.8), Блок 2 памяти (фиг,9) содержит младшую 302, среднюю 303 и старшую 304 16разрядные секции блока памяти, соединенные соответствующим образом по информационным входам — выходам с младшей 42, средней 43 и старшей 44 секциями операционного блока 1:

Х305(16:1) = Y12(16:1) = Y13(16:1) =

Х46(16:1), X306(16:1) = Y12(31:17) = Y13(31;17) =-

Х47(16;1), X307(16:1) = Y12(48:33) = Y13(48:33) =Х48(16:1), Адрес А поступает параллельно на все секции блока памяти: Х308(11:1) = Х309(11:1)-= Х310(11:1) = Х23(11:1) = Y22(11;1) = А.

Управляющий код С11(4:1) формируется в блоке 258 постоянной памяти блока 5 управления. Сигнал выбора кристалла С11(1) поступает параллельно на все секции памяти, С311 = С312 = С313 = С11(1) =- Y273(1), Сигналы разрешения записи С11(4:2) поступают индивидуально на каждую секцию блока памяти, зто позволяет производить запись в любую секцию блока памяти;

С314 = С11(2) = Y273(2) — в младшую секцию 302, СЗ15 = C12(3) = Y273(3) — в среднюю секцию 303, С316 = С11(4) = Y273(4) — в старшую секцию 304, Секции памяти могут быть реализованы, например, на БИС ОЗУ КР537РУ10 (фиг.10).

Секция памяти (например, младшая

302) может работать в зависимости от управляющих кодов (например, для младшей секции 302 — С314 и С311) в следующих режимах, 00 - Y305(16:1) = R — режим хранения информации, 10 — Y305(16:1) = БП(А) — режим чтения, 11 - БП(А) = X305(16:1) — режим записи, где БП(А) — содержимое ячейки памяти с адресом А.

Переменные на выходе У305 могут принимать три значения; 10, 1, R1, где R — состояние большого выходного сопротивления.

Блок 6 коммутации (фиг.11) предназначен для реализации необходимых связей между шинами внутреннего интерфейса, блок 6 коммутации представляет собой комбинационную схему, реализованную на двух БИС К18018П1-111 (блоки 317 и 318), изготовленных на базе универсальных вентильных матриц. Функциональная схема блока 317.(318) приведена на фиг.11.

Первый 48-разрядный информационный вход — выход 17 блока 6 коммутации образуется обьединением шести восьмиразрядных входов — выходов блоков 317 и

318:

1675880

Y17(48:1) = Y324(8:1) Ф X323(8:1)Ô

+X322(8:1) + Х321(8:1)+X320(8:1) + X319(8:1).

Второй 16-разрядный информационный вход — выход 18 блока 6 коммутации образуется обьединением двух8-разрядных 5 входов — выходов блоков 317 и 318:

Х18(16:1) = Х326(8:1) + X325(8:1).

В зависимости от управляющего кода

С327(3: 1) = C328(3:1) = С29(3:1) = YÇÇ(3;1) осуществляются следующие режимы 10 работы:

000- Y18(16;01) = Y17(48:33) = Y17(32, 17}-.

= (16:01), 001 - Y18(16:01) = Y17(48:33) = Y17(16:01)=

= Х17(32:17), 15

010 - Y18(16:01) — — Y17(32;17) = Y17(16:01) =

= Х17(4фЗЗ), 011 — Y17(48:33) = Y17(32:17) = Y17(16:01)=

= Х18(16:01), 100 - Y18(16:01) = Х17(16:01), 20

101 — Y18(16:01) = X17(32:17}, 110 - Y18(16:01) = Х17(43:33), 111 — Y18(16:01) = R, Y17(48;01) = R — нет передачи, где R — состояние большого выходного 25 сопротивления; Х â€”; Y — выходной, код.

БИС К18018П1-111 является многофункциональной, На структурной схеме фиг.12 приведена лишь часть полной структурной 30 схемы БИС, реализующая необходимые режимы коммутации. На ней изображены че.тыре приемопередатчика 329 — 332, четырехканальный 8-разрядный мультиплексор 333, блок 334 управления, Приемо- 35 передатчики 329 — 332 могут работать либо в режиме ввода, либо в режиме вывода, в режиме ввода состояние входов — выходов аналогично третьему состоянию.

В ыбор данного из четырех каналов 40 мультиплексора 333 осуществляется с помощью 2-разрядного управляющего кода.

Формирование внутренних управляющих сигналов на входах 335 — 339, поступающих соответственно на управляющие входы 340 45 — 343 приемопередатчиков 329 — 332 и управляющий. вход 344 мультиплексора 333, происходит в блоке 334 управления. Алгоритм формирования управляющих сигналов соответствует логическим функциям, пред- 50 ставленным в табл.1.

Рассмотрим работу приемопередатчиков 329 — 332;

С340 = 0 - Y319(8:1) = Y345(8:1) =

Х346(8:1) = Y347(8:1), 55

С340 = 1 - Y348(8:1) = X345(8:1) =

Y319(8:1), С341 = О - Y321(8:1) = Y349(8:1) =

X350(8:1) = Y347(8;1), С341 = 1 - Y351(8:1) = ХЗ49(8; l)

ХЗ21(8:1), СЗ42 = Π— Y323(8:1) = Y352(8:1)

XÇ53(8:1) = Y347(8:1), СЗ42 = 1 — Y354(8:1) = Х352(8:1) =

X323(8:1), С343 = О - Y325(8:1) = Y355(8:1)X356(8:1) = Y347(8:1), C343 = 1 - У357(8;1) = X355(8:1)

X325(8: 1).

Код управления C344(2:1) мультиплексором 333 определяет следующие режимы коммутации;

C344(2:1) = 00 - Y347(8;1) = X358(8:1) =Y348(8:1), СЗ44(2:1) = 01 - Y347(8:1) = ХЗ59(8:1}=

YÇ51(8:1 j, C344(2;1)=10-Y347(8:1}=X360(8 I}=Y359(8:1)

СЗ44(2:1) = 11 - Y347(8:1) = 361(8:1) =

Y357(8: 1).

Схема сравнения управления синтеэирована на элементах из библиотеки элементов базовых ячеек БМК К1801ВП1-111 (ШИ0.010.045) по известной методике синтеза комбинационных схем.

Регистр 7 адреса предназначен для формирования адреса в различных режимах работы: пассивном и активном. В активном режиме работы сопроцессора адресная информация от различных источников адреса, находящихся в блоке 3 адресации или секциях 42 — 44 операционного блока, поступает через блок 6 коммутации на вход 21 регистра 7 адреса (фиг.1), В пассивном режиме адресная информация от системной магистрали поступает через инфтерфейсный блок 4 на вход 21 регистра 7 адреса, фиксация адресной информации осуществляется при помощи сигнала записи C38(1) =

Y34(1) = Y276. Адрес с выхода 22 регистра 7 адреса поступает на адресный вход 23 блока

2 памяти; Х23(11:1) = Y22(11:1).

Регистр 7 адреса может быть реализован на микросхемах К555ТМ9 (фиг.13).

Блок 3 адресации (фиг.4) предназначен. для формирования адреса микрокоманды: адреса фиксированных ячеек памяти (регистров общего назначения — POH), обращение к которым возможно на микрокомандном уровне адресов обращений к таблицам сложных логических преобразований, а также для выделения разрядов при выполнении логических преобразований. Блок 3 адресации реализован на БИС БМК

К18018П-113, Функциональная схема приведена на фиг.5.

Приемопередатчик 158 блока 3 адресации предназначен для организации двунаправленной передачи информации по

16-разрядной магистрали. Управление на1675880

12 правлением передачи осуществляется при помощи сигнала С181 =- С31(1) = Y35(1) =

Y279:

0- Y195(16:1) = Х180(1,6:1) — ввод информации в блок 3 адресации, 5

1 - Y180(16:1) =- Х192(16:1) — вывод информации.

Содержание микрооперации, выполняемой в блоке 3 адресации, определяется микрокодом, записанным в регистр 162 10 микрокоманд блока адресации, Микрокод поступает иэ блока 2 памяти (фиг,1) в цикле выборки микрокоманд и фиксируется в регистре 162 микрокоманды блока адресации

: при помощи сигнала записи С182 = С31(3) = 15

Y35(3), поступающего с выхода 35 блока 5 управления. Микрокод, хранящийся в регистре 162 микрокоманды блока адресации весь цикл исполнения микрокоманды, предназначен для управления записью в регист- 20 ры данных 159, адреса микрокоманды 163, команды 161, вектора 160, а также для задания адресов РОН, информация на вход 206 регистра 162 микрокоманды блока адресации поступает через приемопередатчик 158 25 с информационного входа — выхода 20;

Х206(11:1) = Y195(11:1) --- X20(11:1) = Y18(11:1)

= Y12(11:1).

В фазе выборки микрокоманды блок 6 коммутации настроен на передачу кода мик- 30 рокоманды из младшей секции 302 блока 2 памяти: X20(16:1) = Y18(16:1) = Y12(16 .1).

Принято следующее распределение полей в формате микрокоманды, поступающей в блок 3 адресации: 35

Y12(11:10) — уп ра вление мул ьтиплексо-., ром 170 адреса, Y12(9) — разрешение записи в регистр

163 адреса микрокоманды, Y12(8) — разрешение записи в регистр 40

161 команды, Y12(7) — разрешение записи в регистр

160 вектора, Y12(6) — разрешение записи в регистр

159 данных, 45

Y12(5:1) — номер РОН, Мультиплексор 165 адреса микрокоманды, регистр 163 адреса микрокоманды, триггер 164 модификации адреса следующей микрокоманды, логический элемент 50

ИЛИ 172 предназначены для формирования адреса следующей микрокоманды. Мультиплексор 165 адреса микрокоманды представляет собой двухканальный мультиплексор, управляемый при помощи 55 сигнала С183 = C31(2)OY35(2)0280(1), посту, пающего с выхода 35 блока 5 управления:

0 - Y208(9:1) = 000+Х211(6:1), где Х211(6,1) == Х24(13;12) + Х24(4:1) ==

=Y12(48:47)+ Y12(32:31) Ф. Y12(16:15) — код операции команды, поступающий при исполнении микрокоманды "Выборка команды";

1 - Y208(9:1) =- Х24(13:5) = Y8(48:40)— адрес перехода к следующей микрокоманде, поступающий при выборке любой микрокоманды.

Выход 208 мультиплексора 165 адреса микрокоманды подключен к информационному входу 207 регистра 163 адреса микрокоманды. Функциональная схема мультиплексора 165 адреса микрокоманды приведена на фиг.14, Регистр 163 адреса микрокоманды представляет собой 9-разрядный регистр, на информационный вход 207 которого поступает информация с выхода 208 мультиплексора 165 адреса микрокоманды и фиксируется в нем при помощи управляющего сигнала С209=У210.

Выход 234 регистра 163 адреса микрокоманды подключен к входу 233 соответствующего канала мультиплексора 170 адреса, возможна модификация адреса микрокоманды с целью реализации условных переходов в микропрограммах, модифицируется младший разряд адреса с использованием триггера 164 модификации адреса и логического элемента ИЛИ 172, запись в триггер 164 модификации адреса происходит в фазе исполнения микрокоманды при помощи управляющего сигнала С190 =

С31(4) = Y35(4) = Y280(3), на информационный вход 191 триггера 164 модификации адреса поступает сигнал с выхода 281 мультиплексора 260 условий перехода блока 5 управления (фиг.5): Х191 = С31(5) = Y35 =

У281, v235 = Y234(1) + Y245

Регистры данных 159, вектора 160 и команды 161, мультиплексоры 166 — 169 выделения разрядов, группа логических элементов И 179 и группа логических элементов ИЛИ 173 предназначены для реализации функций обращения к элементам таблиц сложных логических преобразований и выделения разрядов.

Регистр 159 данных предназначен для фиксации 16-разрядного кода, поступающего с выхода 18 блока 6 коммутации (фиг;1) через вход — выход 20 и приемопередатчик

158, мультиплексоры 166 — 169 выделения восьми, четырех, двух и одного бита служат для каскадного выделения разрядов из информации в регистре 158 данных. На выходе. мультиплексора 169 выделения бита формируется выделенный бит, поступающий на выход 27 и далее на вход 267 мул ьтиплексора 260 условий перехода блока 5 управления,.Данный сигнал является одним из

1675880

20 коммутируется информация в завйсимости 9( от управления кода С239(2:1), формируемо- +Х го следующим образом;

С188 = О - С239(21) = X252(21) = Х

Y232(11:10), 50

С188 = 1 - С239(2;1) = 11, С239 = 00- Y193(16:1) - Y220(16:1), 4К

С239 = 01 — Y193(16 1) = 0000+

+Х236(12:1), ф

С239 = 10 - Y193(16;1) = 000000100Ф 55 в

+Y232(5:1), у

С239 = 11 — Y193(16:1) = 00000004" н

+(233(9:1), го

Х233(9:1) = Y234(9:2) + Y235. 2 условий перехода в микропрограммах.

Восьми- или четырехраэрядный вектор может быть записан в регистр 160 вектора.

Вторая группа логических элементов И 179 управляет записью в регистр 160 вектора 5 старших четырех разрядов вектора, поступающего с выхода 223 мультиплексора 166 выделения 8 бит. Работа перечисленных блоков осуществляется следующим образом: 10

С213 = Y217(4), С214 = Y217(3), С215 =

С254 = Y217(2), С216 = Y217(1), С213 = Π— Y223(8:1) = Y220(8:1), С213 = 1 - Y223(8:1) = Y220(16;9), С214 = 0 — Y200(4:1) = Y223(4;1), 15

С214 = 1 — Y200(4;1) = Y223(8:5);

С215 = О - Y228(2:1) = Y200(2:1), С215 = 1 — Y228(2:1) = Y200(4;2), С216 = 0- Y229 = Y228(1), С216 = 1 - Y229 = Y228(2), С254 = О - Y199(4:1) = 0000, С254 = 1 - Y199(4:1) = Y223(8:5), X198(8:1) = Y199(4:1) + Y200(4:1).

Регистр 160 вектора предназначен для хранения 8- или 4-разрядного вектора при 25 выделении разрядов, а также для формирования адреса при обращении к таблицам сложных логических преобразований ат вектора двоичных переменных, информация о месте расположения таблиц преобра- 30 зований кодируется в пале Б команды, записанном в регистре 161 команды. Сформированный адрес поступает на вход 236 мультиплексора 170 адреса. Он образуется следующим образом: 35

Х236(12:1) = Y217(14:11) + Y237(8:5)+

Ф 1238(4:1), Y238(4:1) = Х247(4:1) + Х246(4:1), Х246(4:1) = Y217(1 О:7).

Мультиплексор 170 адреса предназна- 40 чен для организации вывода информации, записанной в различные регистры блока 3 адресации. Мультиплексор 170 адреса представляет собой 4-канальный 16-разрядный мультиплексор, на выходе 193 которого 45

С выхода 193 мультиплексора 170 адреса информация поступает на вход 192 приемопередатчика 158. Функциональная схема мультиплексора 170 адреса приведена на фиг.15.

Блок 5 управления (фиг.5) работает следующим образом.

Блок 255 селекции адреса предназначен для опознавания адреса угла 256 состояния и области адресов "окна" памяти сопроцессора в адресном пространстве, микроЭВМ. Блок 255 селекции адреса состоит из селектора адреса и регистра 363 выбора устройства (фиг,16). Селектор адреса может быть построен, например, на БИС

ПЛМ КР556Р12, а регистр 363 выбора устройства — на микросхеме К555ТМВ. На вход

264 блока 255 селекции адреса, связанный с входом 364 селектора адреса, поступает адресная информация с выхода 25 интерфейсного блока 4. С выходов 365 и 366 селектора адреса сигналы поступают соответственно на выходы 367 и 368 регистра 363 выбора устройства, в котором они фиксируются при помощи сигнала записи

С369 = С284(2) = Y285(2), поступающего с выхода 285 блока 258 постоянной памяти (фиг.5).

После окончания цикла обмена информацией микроЭВМ с сопроцессором регистр 363 выбора устройства переходит в начальное состояние по сигналу сброса

C370 = C284(1) = В285(1), поступающему с выхода 285 блока 253 постоянной памяти, При настройке узла 255 селекции адреса на выбор адреса узла 256 состояния (174762) и диапазона адресов "окна" памяти сопроцессора (164000,...167777), причем значения адресов приведены в восьмеричной системе счисления, его работа может быть описана следуюн,ей системой логических уравнений (при передаче кода адреса активным является низкий уровень сигнала):

У365 = Y264(16) + Х264(15) +Х264(14)Ф.

264(13) 4- Х264(12) Ф. Х264(11) Ф Х264(10)Ф

264(9)+X264(8)+X264(7)+ — ——

+Х264(6) -+ Х264(5) -+ Х264(4) + Х264(3)

264(2)+ Х264(1), Y366 = Х264(16) 4 Х264(15) 4" Х264(14)+

264(13) Ф-Х264(12), Реализация данной системы логических ункций на одной БИС ПЛМ K556PT2 — трииальная. Регистр 259 микрокоманды блока правления (фиг.5) предназначен для хранеия части кода микрокоманды, поступающев цикле выборки микрокоманды иэ блока памяти. Регистр 259 микрокоманды блока управления может быть реализован, напри16

15 мер, на микросхемах К555ТМ9 (фиг.17), Информация фиксируется в регистре 259 микрокоманды блока управления при помощи сигнала записи С299, поступающего из блока 257 синхронизации: С299 = Y277, 5

Выполняется следующее соответствие между полями кода микрокоманды, считываемой из блока 2 памяти, и информацией, записываемой в регистр 259 микрокоманды блока управления: 10

Y298(6;1) = Х261(6:1) = Y12(17,12) — код, режима сопроцессора, поступает в блок 22 формирования управляющих сигналов, Y272(2) = Х261(7) == Y12(36) — входно, перенос, поступает в младшую секцию 42 15 операционного блока, Y272(1) = Х261(8) == У12(35) — признак ,, циклических сигналов, поступает в мультиплексор 45 связи, Y301(3:1) = Х261(11:9) = Y12(39;37) — код 20 управления мультиплексором условий, поступает в мультиплексор 260 условий.

Мультиплексор 260 условий (фиг.5) предназначен для реализации безусловных и условных переходов в микропрограммах и 25 может быть реализован, например, на микросхеме К555КП7 (фиг.18). Мультиплексор

260 условий выполняет функции коммутации на выход,281 одной из двоичных переменных, подаваемых на его входы в 30 зависимости от управляющего кода:

С300 = Y301(3:1), 000 — безусловный переход, 001 - Х262(2) = Х14(10) -- Y12(48) — старший разряд, 35

010 — X262(1) = Х14 (1) =- Y12(1) — младший. разряд, 011 — Х266 = Х16 = Y15 — выходной перенос, 100 — Х267 = X28:=: Y27 — выделенный 40 бит.

Выход 281 мультиплексора 260 условий через вход 31 блока 3 адресации соединен с информационным входом 191 (фиг.4) триггера 164 модификации адреса микрокоман- 45 ды, Группа 256 триггеров (фиг,18) служит для задания режима работы сопроцессора из микроЭВМ и хранения осведомительных сигналов о состоянии сопроцессора, апра- 50 шиваемых микроЭВМ. Узел 256 состояния (фиг.18) содержит пять триггеров 373 — 375 и 376-1, 376-2. Информация из микроЭВМ поступает из интерфейсного блока 4 на 0входы триггеров 373, 375, 376-1, 376-2; 55

Х377 = Х263(2) =- Х26(3} — — Y25(3) = Y41(3), X378 = Х263(1) =- Х26(2) = Y25(2) = У41(2), Х379(2:1) = Х263(4:3) =. Х26(5;4) = Y25(5:4)=

= Y41(5:4).

Запись в триггеры 373 — 276 синхронизирована сигналом записи, поступающим из узла 258 постоянной памяти на С-входы

380, 381, 382: С380 = C381 - С382 = С287(1) =

Y289(1).

Первый триггер 373 служит для перевода сопроцессора в пассивный режим работы, такой перевод возможен со стороны микроЭВМ и со стороны сопроцессора. Для перевода сопроцессора в пассивный режим со стороны микроЭВМ íà D-вход 377 поступает сигнал низкого уровня требования останова по концу микрокоманды. Для перехода сопроцессора в пассивный режим по своему требованию s узле формирования управляющих сигналов выдается сигнал требования останова со стороны сопроцессора, поступающий на R-вход 383 первого триггера 373: С383 = С287(3) = Y289(3).

На выходе 384 первого триггера 373 формируется общее требование остэнова (низкий уровень), поступающее на 0-вход

385 второго триггера 374. Запись в триггер

374 синхронизирована сигналом конца исполнения микрокоманды, формируемым инвертированием сигнала С286(1):

С386 = С286(1); С286(1) = С288(1).

При записи сигнала требования останова Х385 сопроцессор переходит в пассивный режим работы, о чем свидетельствует сигнал на выходе Х387 = 1 триггера 374 (низкий уровень). Информация о режиме работы с выхода 387 поступает на выходы

269, 283 и 297 группы 256 триггеров: Y387 =

Y269 = Y383 = Y297(3).

Переход в пассивный режим возможен и по сигналу начальной установки, поступающему из системной магистрали 38 через узел 258 постоянной памяти на R-вход 388 триггера 374: С388 = С287(4) = Y289(4), Переход в активный режим X387 = 0 (высокий уровень) возможен по сигналу установки в активный режим, поступающему из узла 258 постоянной памяти на S-вход

389 триггера 374: С389 = С287(2) = Y289(2).

Третий триггер 375 предназначен для формирования сигнала "Пуск", по которому формируется начальный адрес в регистре 7 адреса, начинается сигнал ца выходе 390 при записи по 0-входу 378 сигнала из микроЭВМ, заканчивается — в такте выборки микрокоманды по сигналу записи в регистр микрокоманды, формируемому в блоке 257 синхронизации; C391 = С286(2) = Y288(2).

Сигнал "Пуск" свыход,а 390 поступает на выход 278 узла 256 состояний и далее нэ вход 30 регистра 7 адреса: У278 =- Y390.

Четвертый 376-1 и пятый 3/6-2 триггеры предназначены для указаьч« и»лера сек17 ции блока 2 памяти, к которой происходит обращение от микроЭВМ в пассивном режиме работы. С выхода 392 данная информация поступает на выход 297 группы 256 триггеров. 5

На выходе 297 формируется 3-разрядный код Y297(3:1), поступающий в узел 258 постоянной памяти: X293(3;1) = Y297(3:1) =

Y387+ Y392(2:1).

Группа 256 триггеров может быть реа- 10 лизована, например, на микросхемах триггеров К555ТМ2 или К555Т81.

Узел 257 синхронизации (фиг.5) предназначен для формирования сигналов синхронизации работы всех узлов 15 сопроцессора. Функциональная схема узла

257 синхронизации приведена на фиг.19, Узел 257 синхронизации выполнен по схеме конечного автомата, включающего генератор 393 тактовых импульсов, логическую 20 матрицу 394 и регистр 395.

Генератор 393 тактовых импульсов может быть реализован по любой известной схеме, обеспечивающей формирование последовательности прямоугольных импуль- 25 сов, например, по схеме, представленной на фиг.19.

Узел синхронизации циклически формирует на выходах 397 шесть тактовых импульсов в соответствии с временной 30 диаграммой на фиг,20. Цикл содержит 12 микротактов Т1...Т12 (соответственно 12 состояний автомата) и разделен на 2 подцикла . выборки и исполнения микрокоманд. Тактовые импульсы имеют следующее наэначе- 35 ние:

Y397(1) — такт выборки микрокоманды, Y397(2) — такт передачи адреса, Y397(3) — такт обращения к памяти сопроцессора, 40

Y397(4) — такт записи кода микрокоманды в регистр микрокоманды, Y397(5) — такт в регистры сопроцессора в цикле исполнения микрокоманды, Y397(6) — имеет вспомогательное назна- 45 чение для обеспечения переходов автомата:

Т1 . Т2,... Т12 Т1, его необходимость обусловлена тем, что коды выходов

Y397(5) имеют повторы в цикле, например в

Т2 и Т6, Т8 и Т12. 50

Сформированные на выходе 397 регистра 395 тактовые импульсы Y397(5:1) далее сгруппированы на пяти выходах в соответствии с потребностями синхронизации различных блоков: 55

Y271(2: I) = Y397(5:4), Y280(3:1) = Y397(5:4) ФУ397(1), Y288(2;1) = Y394(4) + Y397(1), Y295(4:1) = Y397(5)+ Y397(3:1), Y277 = Y397(4).

Логический преобразователь 394 узла синхронизации может быть реализован на

ПЛМ К556Р i 2 в соответствии со следующей системой логических уравнений:

ХА(6:1) = Y397(6:1), термы ПЛМ:

А1 = XA6+XA5+XA4+XA3 ХА24"ХА1

А2 = ХАЬФХА5 4 ХА4 4 XA3+XA2 гХА1

A3 = ХА6Ф ХА5ФХА4 +ХАЗФХА2+ХА1

А4 =- ХА6+ХА5+ХА4ФХАЗ+ХА2 ФХА1

А5 =- ХА6 ФХА5ФХА4 Ф-ХАЗФХА2+ХА1

А6 = ХА6+ХА5+ХА4+ХА34.ХА2+-ХА1

А7 = ХА6+ХА5 4" ХА4 Ф-XA3+XA2 4 ХА1

А8 = ХА6+ХА5+ХА4 МАЗ+ХАЗФКА24 ХА1

Х9 = ХАбчХА5ФХА4 гХАЗ чХА24 ХА

А10 = ХА6+ХА5 ФХА4 ©XA3+XA2+XA1

А11 = ХА6 ФХА5+ХА4 ФХА34"ХА2ч-ХА1

А12 = ХАбфХА5ФХА4ч ХАЗч-ХА4 ХА1выходы ПЛМ:

YA1 = А12+А1 + А2 + AÇ + А4+ А5

YA2 = А12 + А6

YA3 = А2+ AÇ+ А4+ А8+ А9+ А10

YA4 = A3

YA5 = А9

УА6. = А1 + А2 + А7 + А8

На информационный вход 398 регистра

395 поступает шестиразрядный сигнал с выхода 399 логического преобразователя (матрицы) 394, На вход 400 синхронизации записи регистра 395 поступает сигнал с выхода 401 генератора 3"..3 тактовых импульсов. На вход 402 сброса регистра 395 поступает сигнал с входа 290 узла 257 синхронизации, формируемый блоком 256 состояния: С402 = С290 = Y283.

В качестве выходов 397 используются инверсные выходы регистра 395, так кэк соответствующие сигналы имеют активный низкий уровень. Регистр 395 может быть реализован на двух микросхемах регистров

К555ТМ8.

Узел 258 постоянной памяти (фиг.5)предназначен для формирования сигналов управления работой блоков сопроцессора и синхронизации работы с системной магистралью 39 и 40.

Узел 258 постоянной памяти представляет собой комбинационную схему, реализованную, например, на трех ПЛМ

1675880

10

20

УА3 =:А15+ А27 + A10

КР556Р12 (фиг.21) и описываемую следующей системой логических уравнений: входы ПЛМ A(403):

XA0 = Х294(1) = Y298(1) — первый разряд кода режима, ХА1 = Х294(2) = Y298(2) — второй разряд кода режима, ХА2 = X294(3) - Y298(3) — третий разряд кода режима, XA3 = Х294(4) = Y298(4) — четвертый разряд кода режима, ХА4 = Х294(5) = (298(5) — пятый разряд кода режима, ХА5 = Х294(6) = Y298(6) — шестой разряд кода режима, ХА6 = X293(3) =- Y297(3) — пассивный ре, жим работы сопроцессора, ХА7 = Х297(2) = Y297(2) — первый разряд номера секции блока памяти, ХА8 = Х298(1) = (297(1) — второй разряд номера секции блока памяти, ХА9 = Х297(1) = Y296(1) — выбора блока памяти, XA10 = Х291(2) == Y205(2) — такт передачи адреса, ХА11 = Х291(1) = Y295(1) — подцикл вы. борки микрокоманды, XA12 = Х268(1) == X39(1) — чтение данных, термы ПЛМ А:

А1 = ХА5+ХА2+ХА1ФХАОФХА1ОМА11Ф

ФХА6 А2 = ХА5+ХА4 ФХА10 4 -ХА114"ХА6

A3 = ХА5+ХА4 ФХА1 ч-.ХАОФХА10+ХА11ф +ХАб

А4 = ХА54 ХА14ХАО ХА10фКА114М(Аб

А5 = ХА10+ХА11ФХА6

Аб = ХА5+ХАЗ+ХА2+ХА1+ХАОФХА104

ФХА11Ф ХА6

А7 = ХА5ч" ХА4 ч-- ХА149(А04ХА104. -ХА14

ФХА6

А8 = ХА5с ХА4 <" XA2 сХА10аХА11сХА6

А9 = ХА5ФХАЗ+ХА2фХА1 ФХАОФХА10

A10 = ХА5+ХА1М(АОч.ХА10-ФХА1 14 ХА6

А11 = ХА5 Ф-ХА34 ХА2ФХА1 ФХА04"ХА104 „

+ХА11+ХА6

А12 = ХА51"ХА41ХА1ФХАОфХА10+ХА11Ô

+ХАб

А13 =ХА5ФХА44 ХАЗ " ХА2 4"ХА10+ХА1 И

ХАб

А14 = ХА5 г-ХАЗ ХА24ХА14-ХА04 ХА10

А15 = ХА5ч-ХА4 АБХАЗ ФХА2 ФХА10Ф-ХА11+

ХАб

А16 = ХА5Ф-ХАЗ+ХА24-ХА14ХА049(А10

А17 = ХА5ФХА4ФХА1 ч ХА10ФХА11+ХА6

А18 = ХА5ФХА1+ХА04ХА10ФХА114>-ХА6

А19 = XA10+XA11+XA6

А20 = ХА8ФХА7ФХА12+ХА9 4 ХА6

А21 = ХАМХА1ФХА04 ХА10 -XA1 1ФХА6

А22 = ХА8+ХА7М(А121-ХА9Ф"ХАб

А23 = ХА5ФХА14"ХАОФХА10ФХА11+ХА6

°

А24 = ХА8+ХА7+ХА12+ХА9 г--ХА6

А25 = ХА12ФХА6

А26 = ХА5ФХА14 ХАО М(А104"ХА11 И(А6 выходы ПЛМ А:

YAO = А1+ А2+ AÇ + А4+ А5

YA1 = А11 + А12 + A13 + А27 + A10

YA4 = А17 + Аб + А7+ А8+ А11 + А12+

A13+ А15

YA5 = А18+ A10+ А19+ A20+ А9+ A23+

+ А24+ А16+ Аб + А7 + А8 + А15

YA6 = А21 + А22 + А14 + A23 + А24 + A16+

+ А12 + A13 + А15

YA7 = А1 + А2 + AÇ + А4 + А25 + Аб + А7 + А8+ А11 + А12 + A13 + А15

Y279 + YA0 — выборка блока 3 адресации, Y270(2) = YA1 — выбрка младшей секции

42 операционного блока, Y270(3) = YA2 — выборка средней секции

43 операционного блока, Y270(4) = YA3 — выборка старшей секции.

44 операционного блока, Y270(1) = YA4 — управление мультиплексором 82 адреса данных операционного блока 1, 21

1675880 у274(1) = YA5 — первый разряд кода управления блоком 6 коммутации, Y274(2) = УАб — второй разряд кода управления блоком 6 коммутации, Y274(3) = YA7 — третий разряд кода уп- 5 равления блоком 6 коммутации, входы ПЛ М 8(404):

XB0 = Х294(1) = Y298(1) — первый разряд кода режима, XB1 = Х294(6) = Y298(6) — шестой разряд кода режима, ХВ2 = X293(3) = Y297(3) — пассивный режим работы, XB3 = Х292(2) = Y297(2) — первый разряд номера секции блока памяти, ХВ4 = X293(3) = Y297(1) — второй разряд номера секции блока памяти, ХВ5 = Х292(1) = Y296(1) — выборка блока памяти, ХВ6 = Х292(2) = Y296(2) — выборка блока 20

СОСТОЯНИЯ, ХВ7 = Х268(1) = Х39(1) — чтение данных, ХВ8 = X268(2) = X39(2) — запись данных, ХВ9 = Х291(1) = Y295(1) — подцикл выбор- 25 ки микрокоманды, ХВ10 = Х291(2) = Y295(2) — такт передачи адреса, термы ПЛМ 8:

В1 = XB14"ХВ10 4-ХВ9 4ХВ2

В2 = ХВ1+ ХВОЕ-ХВ10ФХВ9 Ф-ХВ2

ВЗ = ХВ104 ХВ9+ХВ2

В4 = XB7+XB54XB2

В5 = ХВ7+ХВ5

Вб = ХВ8+ХВ6

В7 = ХВ8+ХВ5+ХВ2

В8 = XB1+XB04 ХВОИ(В2

В9 = ХВ8 ФХВ5+ХВ4ФХВЗФХВ2

В10 = XBS XB5 XB44 XÂÇÔXB2

В11 = ХВ8+ХВ5ФКВ4ФКВ34 ХВ2 выходы ПЛМ В:

YB0 = B1 + В2 + BÇ+ В4+ В7

YB1 = В8+ В9

YB2 = В8 = B10

YB3 = В8+ В11

YB4 = В4

YB5 =- В5

УВб = В4+ В5+ Вб+ В7

YB7 = Вб

Y273(1) = YBO — управление выборки блока 2 памяти, Y273(2) = YB1 — запись в младшую секцию 302 блока памяти, Y273(3) = УВ2 — запись в среднюю секцию 303 блока памяти, Y273(4) = YB3 — запись в старшую секцию 304 блока памяти, Y282(1) = YB4 — первый сигнал чтения интерфейсного блока 4., Y282(2) = YB5 — второй сигнал интерфейсного блока 4, Y275 = Y86 — ответ в системную магистраль 40, Y289(1) = YB6 — запись в группу триггеров 256, входы ПЛМ С(505):

ХСО = Х294(1) = У298(1) — первый разряд кода режима, ХС1 = Х294(2) = Y298(2) — второй разряд кода режима, ХС2 = X294(3) = Y298(3) — третий разряд кода режима, ХСЗ = Х294(4) = Y298(4) — четвертый разряд кода режима, ХС4 = Х294(5) = Y298(5) — пятый разряд кода режима, ХС5 = Х294(6) = Y298(6) — шестой разряд кода режима, ХС6 = Х291(4) = Y295(4) — запись в реги- стры, ХС7 = Х291(2) = Y295(2) — такт передачи адреса, ХС8 = X293(3) = Y297(3) — пассивный режим, ХС9 = Х292(2) = Y296(2) — выборка Группы триггеров, ХС10 = Х268(2) = X39(2) — запись данных, ХС11 = Х268(2) = X39(3) — обмен, ХС12 = Х268(4) = X39(4) — установка, XC13 = X265(1) = X26(1) — работа (выход.

ПЛМ С), термы ПЛМ С:

С1 = ХС13+ХС10 ФХС9

C2 = ХС6 ФХС5 4"ХС4 ФМС349(С24 ХС14 ХСО

СЗ = ХС12

С4 = ХС11+ХС8

С5 = ЗС74ХС8

Сб = ХС14

С7 = ХС11 выходы ПЛМ С:

YC0 = С1

YC1 =- С2

YC2 = СЗ

YC3 = С7

YC4 =- С5

YC5 = С4+ С5

Y289(2) = YC0 — перевод в активный режим работы, Y289(Ç) = YC1 — перевод в пассивный режим работы, Y289(4) = YC2 — установка, У285(1) = YCÇ вЂ” сброс регистра выбора, Y2S5(2) = YC4 —:запись в регистр выбора

Y276 = YC5 — запись в регистр адреса, Интерфейсный блок 4 предназначен для подключения collроцессора к станда ртному интерфейсу МПИ (Q-BUS) микроЭВМ общего назначения.

Интерфейсный блок 4 работает следующим образом.

При C32(1) = С410 = 0 Y25 = Х41, при

С32(1) = С410 =- 1 Y41 = X38, при С32(3:2) ==

С414+С413 = 0 Y4 I2 =- Y19 = R, при С32(3, 2)

= С414+С413 = 10 Y19 = Х41, при C32(3:2) -=

С424+С413 = 11 У41 = Х19.

Сигналы управления имеют активный низкий уровень, R-состояние большого выходного сопротивления, комбинация

C32(3:1) = 111 является запрещенной.

Можно выделить два режима работы сопроцессора; пассивный и активный, Пассивный режим предназначен для загрузки в сопроцессор основных информационных массивов: микропрограмм, программ, таблиц преобразований и Данных, а также для чтения информации иэ памяти. Тактовое устройство сопроцессора при этом ocTBH08ëeно. О пассивном режиме централы ая микроЭВМ узнает при чтении информации из второго триггера 374 групйы 256 триггеров блока 5 управления — сигнал У26911.

Сопроцессор имеет оперативную память обьемом 2К 48 разрядных слов, в адресном пространстве микроЭВМ отведено под память сопроцессора "окно" размером

16 разрядных слов, информация о положении "окна" в памяти сопроцессора задается в четвертом и пятом триггерах блока 256 состояния Y297(2:1) = Y392(2:1), При Y297 =

00 возможно обращение к младшей секции

302 блока памяти, при Y297= 01 — к средней

303, при Y297 = 10 — к старшей 304, В пассивном режиме сопроцессор работает как обычный блок памяти под управлением центрального процессора в соответствии с временными диаграммами записи или чтения

I интерфейса МПИ (Q — BUS). По системной магистрали микраЭВМ в сопроцессор поступает 16-разрядный код адреса, который через интерфесный бло,: 4 поступает в регистр 7 адреса и фиксируется в нем при помощи сигнала СЗО(2), поступающего из узла 258 постоянной памяти и порождаемого сигналом "Обмен" из системной магистрали, код адреса поступает также в узел 255 селекции адреса. В случае совпадения адре10 са с адресами "окна" сигнал разрешения выбора блока памяти с выхода 296 узла 255 селекции адреса поступают на вход 292 узла

258 постоянной памяти, При наличии этого сигнала обеспечивается чтение либо запись в память сопроцессора.

Переход из активного режима работы сопроцессора в пассивный возможен в двух случаях, Во первых при наличии в поле режима исполняемой микрокоманды кода, соответствующего режиму "Осганов". В результате формируется сигнал Y289(4) в узле 258 постоянной памяти, поступающий на вход 383 установки в нуль первого триггера

373 группы 256 триггеров. Нэ выходе 387 второго триггера 374 группы 256 триггеров формируется сигнал У283, останавливающий работу узла 257 синхронизации. Во вторых, по концу выполнения текущей микрокоманды в сопроцессоре при условии записи из центральной микроЭВМ в первый триггер 373 группы 256 триггеров сигнала

X263(2) = 1.

Перевод сопроцессора в активный режим работы осуществляется центральной микроЭВМ при помощи сигнала Х265 "Работа", поступающего в узел 258 постоянной памяти. Начало работы зависит от значения сигнала X263(1) "Пуск", записываемого в третий триггер 375 группы 256 триггеров, 40 При X263(1) = 1 работа начинается с микрокоманды, записанной по начальному адресу

0„,0, а при Х263(1) = 0 работа начинается с адреса, записанного в регистре 163 адреса микрокоманды блока 3 адресации, 45 Сопроцессор в активном режиме работает следующим образом.

Принят формат микрокоманды, приведенной в табл.2.

Временная диаграмма работы блока

50 257 синхронизации сопроцессора приведена на фиг.20, в фазе выборки микрокоманды из регистра 163 адреса микрокоманды блока 3 адресации на выход 20 поступает адрес микрокомэнды и фиксируется в регистре 7

55 адреса по сигналу Y21(2), по этому адресу из блока 2 памяти считывается код микрокоманды и записывается в регистр 259 микрокоманды блока 5 управления, регистр 232 микрокоманды блока 3 адресации, регистр

1675880

163 адреса микрокоманды блока 3 адресации, регистр 83 микрокомэнды операционного блока 1, Запись в эти регистры происходит по сигналу Y280(2). В фазе исполнения микрокоманды в узле 258 формирования управляющих сигналов вырабатываются управляющие сигналы в зависимости от кода режима, хранящегося в регистре 259 микрокомэнды блока 5 управления, при этом принято кодирование режимов, приведенное в табл.3.

В табл.3 обозначено:

БП(А) — содержание блока 2 памяти по адресу А, ИИ1 — источник адреса, кодируемый тремя разрядами следующим образом;

000 — регистр 163 адреса микрокоманды в блоке 3 адресации, 001 — регистр 161 микрокомэнды в блоке 3 адресации (POH),

010 — регистр 160 вектора в блоке 3 адресации

011 — регистр 159 данных в блоке 3 адресации, 100 — регистр 79 команды в младшей секции 42 операционного блока 1, 101 †регистр 79 команды в средней секции 43 операционного блока 1, 120 — регистр 79 команды в старшей секции 44 операционного блока 1, ИА2 — источник адреса, кодируемый двумя разрядами, 00 — регистр 163 адреса микрокомэнды в блоке 3 адресации, 01 — регистр 161 микрокомэнды в блоке

3 адресации (POH), 10 — регистр 160 вектора в блоке 3 адресации, 11 — регистр 159 данных в блоке 3 адресации, ИВА — источник адреса, кодируемый одним разрядом, Π— регистр 79 команды в младшей секции 42 операционного блока 1, 1 — регистр 79 команды в средней секции 43 операционного блока 1, ИИ1 — источник информации, кодируемый одним разрядом, 0 — мультиплексор 81 выхода операционного блока 1, 1 — регистр 79 команды операционного блока 1.

ИИ2-ИА2 — источник информации ИИ2, кодируется аналогично ИА2.

Формирование управляющих сигналов в зависимости от кода режима раскрыто при описании работы узла 258 постоянной памяти. Поскольку в сопроцессоре принято динамическое микропрагрэммировэние, то список команд и способы использования выделенных полей команды не фиксированы.

Рассмотрим выполнение команды в сопроцессоре. Принят следующий базовый формат команды;

К(48:1) = КОЗ(2:1)+ АП(14:1) Ф - К02(2:1)4 (14; 1) ФК01(2:1) 4" Б(14:1), где К03, КО2, К01- части кода операции

КО(16:1) = КОЗ @КО2@КО1; АП вЂ” адрес перехода: А — адрес первого операнда; Б — адрес: второго операнда.

При чтении команды из блока 2 памяти в фазе исполнения микрокоманды код комэндь! поступает;

Y217(14:1) =Y12(14:1) — в блок 3 адресации, I

Y142(14 1) = Y12(48:33) — в старшую секцию 44 операционного блока 1, Y142(14:1) = Y12(32:17) — в среднюю секцию 43 операционного блока, Y142(14:1) = Y12(16:1) — в младшую секцию 42 операционного блока.

Код операции записывается в регистр

163 адреса микрокомэнды блока 3 адресации и является начальным адресом соответствующей микропрограммы. Y234(9;1) = ОООФ

Y12(48:47)+Y12(32:31) 4"У12(16:15), В сопроцессоре предусмотрены средства для интерпретации команд сложных логических преобразований с использованием таблиц. Аргументом при выполнении этих команд служит вектор двоичных переменных, число разрядов которого P может изменяться от четырех до восьми. Комэнды реализации сложных логических преобразований делятся нэ три типа.

Если для разветвления вычислительного процесса по вектору все ситуации достаточно разделить нэ две группы, то этэ операция реализации многоместной логической функ40 ции. Если требуется определить вектор решений, каждое из которых может быть использовано для переключения элементов релейного типа исполнительных устройств, то эта операция реализации систем многоместных логических функций. Если требуется перейти нэ одну из Т ветвей алгоритма (Т(= 2 ** Р), то это операция мультиветвления.

Для этих типов команд используются одина ковые структуры данных и способы доступа к ним. Функции задаются таблицами истинности, размещаемыми в рээрядных сечениях программно выделенного сегмента памяти обьемом 256 ячеек, при этом возможна плотная упаковка таблиц функций с, числом аргументов Р(8. Для реализации систем многоместных. логических функций отводится К = 08 соседних разрядных сечений.

1675880

Выполнение операции вычисления многоместной логической функции осуществляется следующей последовательностью преобразований;

FA ЕЧТ FB

Х(Р:1) — — А(12:1) — — (12(48:1) — — Y = 0,1, где,Х(Р:1) — множество векторов, А(12:1) — множество адресов, Y12(48:1) — множество слов, считанных из памяти, Y — вычисляемая. многоместная логическая функция, FA, ЕЧТ, FB — операции формирования адреса, чтения из памяти и выделения разрядов соответственно.

Рассмотрим организацию доступа к

:элементам таблиц, Адрес элементов таблицы определяется информацией, содер>кащейся в векторе аргумента, записанном в регистре 160 вектора блока 3 адресации, а также управляющей информацией, закоди-. рованной в команде, хранящейся в регистре

161 команды блока 3 адресации. В регистре

161 команды блока 3 адресации содер>кится информация, обеспечивающая выбор требуемых разрядов с помощью блока 6 коммутации и мультиплексоров l66 — 169 выделения разрядов, Кодирование управляющей информации в формате команды производит-ся в соответствии с табл,4 (коды Х определяют положение в разрядном сечении сегмента).

Формула изобретения

Программируемый сопроцессор, содержащий операционный блок, блок памяти, блок адресации, регистр адреса, интерфей- сный блок и блок управления, причем первая группа выходов блока управления соединена с группой входов кода команды операционного блока, вторая группа выходов блока управления соединена с группой входов управления чтением — записью блока памяти, выход переноса операцйонного блока подключен к первому входу логических условий блока управления, первый вход — выход группы информационных входов— выходов блока памяти соединен с первым входом группы входов кода микрокоманды и логических условий блока управления и с первым входом — выходом группы информационных входов — выходов операционного блока, выход регистра адреса подключен к адресному входу блока памяти, первый вход группы информационных входов блока адресации подключен к второму входу — выходу группы информационных входов— выходов блока памяти и к второму входу— выходу группы информационных входов— выходов операционного блока, выход ийтерфейсного блока подключен к информационному входу блока управления, первый выход блока адресации подключен к второму входу логических условий блока управления, вход управления режимом регистра адреса подключен к третьему выходу блока управления, вход управления режимом блока адресации подключен к четвертому выхо ду блока управления, вход управления режимом интерфейсного блока подключен к пятому выходу блока управления, шестой выход блока управления подключен к информационному входу интерфейсного блока, отличающийся тем, что, с целью повышения производительности за счет аппаратно-табличного выполнения комплексных логических операций, устройство

15 дополнительно содержит блок коммутации, причем группа информационных входов— выходов блока памяти соединена с первой группой информационных входов — выходов блока коммутации, первый вход — выход второй группы информациОнных входов — выходов блока коммутации подключен к первому

20 входу выходу первои группы информаци2!> онных входов — выходов интерфейсного блока, информационному входу — выходу блока адресации и информационному входу регистра адреса, вход управления режимом блока коммутации подключен к седьмому выходу блока управления, вход режима и седьмой выход блока управления, а также второй информационый вход — выход интефейсного блока являются входом режима, выходом ответа и информационным входом — выходом сопроцессора соответственно, причем операционный блок содержит младшую, среднюю и старшую секции мультиплексор связи, причем входы кода микрокоманды младшей, средней и старшей секций операционного блока подключены к группе информационных входов— выходов операционного блока, информационный вход — выход младшей секции операционного блока подключен к первому входу — выходу группы информационных входов— выходов операционного блока, информационный вход — выход средней секции операционного блока подключен к второму входу — выходу группы информационных входов— выходов операционного блока, информационные входы — выходы старшей секции опе- рационного блока подключены к третьему входу —,выходу группы информационных входов — выходов операционного блока, входы управления приемом — передачей и тактовые входы младшей, средней и старшей секции операционного блока соединены со средними разрядами входа кода команды операционного блока, управляю29

1675880 щий вход мультиплексора связи подключен к младшему разряду входа кода команды операционного блока, вход переноса младшей секции операционного блока подключен к старшему разряду входа кода команды операционного блока, выход переноса старшей секции операционного блока подключен к выходу переноса операционного блока, вход переноса средней секции операционного блока подключен к выходу переноса младшей секции операционного блока, вход переноса старшей секции операционного блока подключен к выходу переноса средней секции операционного блока, входы вдвигаемых слева разрядов младшей секции операционного блока подключены к младшим разрядам информационного входа — выхода средней секции операционного блока, входы вдвигаемых слева разрядов средней секции операционного блока подключены к младшим разрядам информационного входа — выхода старшей секции операционного блока, входы вдвигаемых слева разрядов старшей секции операционного блока подключены к первым выходам мультиплексора связи, входы вдвигаемых справа разрядов младшей секции операционного блока подключены к вторым выходам мультиплексора связи, входы вдвигаемых справа разрядов средней секции операционного блока подключены к старшим разрядам информационного входа — выхода младшей секции операционного блока, входы вдвигаемых справа разрядов старшей секции операционного блока подключены к старшим разрядам информационного входа — выхода средней секции операционного блока, первые информационные входы мультиплексора связи подключены к младшим двум разрядам информационного входа — выхода младшей секции операционного блока, вторые информационные входы мультиплексора связи подключены к старшим двум разрядам информационного входа — выхода старшей секции операционного блока, кроме того,, каждая секция операционного блока содержит мультиплексор данных, регистр операнда, регистр числа, регистр команд, приемопередатчик, арифметика-логический узел, выходной мультиплексор, мультиплексор адреса данных, регистр микрокоманды, группу элементов № с первого по третий элементы И, группу элементов ИЛИ, элемент ИЛИ и группу элементов НЕ, причем информационный вход — выход приемопередатчика является информационным входом — выходом секции операционного блока, информационный вход регистра микрокоманды подключен к информационному

50 входу секции, вход и выход переноса арифметика-логического узла являются соответственно входом и выходом переноса секции, управляющий вход приемопередатчика является входом управления приемом— передачей секции, управляющий вход мультиплексора адреса данных и вход записи регистра микрокоманды подключены к первому и второму разрядам входа кода команды секции соответственно, первые входы с первого по третий элементов И соединен с третьим разрядом входа кода команды секции, информационные входы приемопередатчика подключены к выходам мультиплексора адреса данных, первая группа информационных входов мультиплексора данных подключена к группе информационных выходов приемопередатчика, вторая группа информационных входов мультиплексора данных подключена к выходам элементов И группы, третья группа информационных входов мультиплексора данных подключена к выходам элементов ИЛИ группы, четвертая группа информационных входов мультиплексора данных подключена к выходам элементов НЕ группы, с m-го (m-разрядность информационного входа — выхода секции) по первый входы пятой группы информационных входов мультиплексора данных соединены с m-го по первый информационными выходами приемопередатчика и первым входом группы входов вдвигаемых справа разоядов секции соответственно, с

m-го по первый входы шестой группы информационных входов мультиплексора данных подключены к с (m-2)-го по первый информационным входам приемопередатчика и к первому и второму входам группы входов вдвигаемых справа разрядов. секции соответственно, с m-rn по первые входы седьмой группы информационных входов мультиплексора данных подключены к c mro по второй информационным выходам приемопередатчика и к первому входу группы входов вдвигаемых слева разрядов секции соответственно, с m-го по первый входы восьмой группы информационных входов мультиплексора данных подключены к с mro по третий информационным выходам приемопередатчика и к первому и второму входам группы входов вдвигаемых слева разрядов секции операционного блока соответственно, управляющий вход мультиплексора данных соединен с первым . выходом регистра микрокоманды, информационные входы регистра операнда, регистра числа и регистра команды подключены к выходу мультиплексора данных, входы записи регистра операнда. регистра числа и

1575880 регистра команды соединены соответственно с выходами первого, второго и третьего элементов И, первый и второй входы операндов.арифметика-логического узла подключены соответственно к выходу регистра операнда и к выходу регистра числа, первый, второй, третий и четвертый информационные входы выходного мультиплексора подключены соответственно к выходу регистра операнда, к выходу регистра числа, к первому и второму информационным выходам арифметико-логического узла, управляющий вход выходного мультиплексора соединен с вторым выходом регистра микрокоманды, первый информационный вход мультиплексора адреса данных подключен к выходу выходного мультиплексора, второй информационный вход мультиплексора адреса данных подключен к выходу регистра команды и выходу элемента ИЛИ, первые входы элементов И группы, элементов ИЛИ группы, входы элементов НЕ группы под ключены поразрядно к информационным выходам проемопередатчика, вторые входы элементов И группы и элементов ИЛИ группы подключены к выходам выходного мультиплексора, вторые входы первого, второго и третьего элементов И подключены соответственно к третьему, четвертому и пятому выходам регистра микрокоманды, первый и второй входы элемента ИЛИ подключены соответственно к младшему разряду выхода регистра команды и к шестому выходу регистра микрокоманды, причем блок адресации содержит мультиплексор адреса, мультиплексоры выделения восьми, четырех, двух и одного разрядов, приемопередатчик, регистр данных, регистр вектора, регистр команды, региСтр микрокоманды, регистр адреса микрокоманды, триггер модификации адреса, мультиплексор адреса микрокоманды, первый и второй элементы

ИЛИ, группу элементов ИЛИ, с первого по четвертый элементы И, первую и вторую группы. элементов И, информационный вход — выход приемопередатчика является информационным входом — выходом блока адресации, управляющий вход приемопередатчика подключен к первому разряду входа управления режимом блока адресации, управляющий вход мультиплексора адреса микрокоманды соединен с первыми входами элементов И первой группы и вторым разрядом входа управления режимом блока адресации, первый вход первого элемента ИЛИ подключен к входу записи регистра микрокоманды и третьему разряду управления режимом блока адресаци, первые входы с первого по четвертый элементов И соединен с входом записи триггера модификации и четвертым разрядом входа управления режимом блока адресации, информационный вход триггера модификации адреса подключен к пятому разряду входа управления режимом блока адресации, информационный вход приемопередатчика подключен к выходу мультиплексора адреса, информационные входы регистра данных, регистра команды и регистра микрокоманды подключен к информационному выходу приемопередатчика, вход записи регистра данных соединен с выходом первого элемента И, старшие разряды информационного входа регистра вектора подключены к выходам элементов И второй

15 группы, а младшие разряды информационного входа регистра вектора подключены к выходам мультиплексора выделения четырех разрядов, вход записи регистра вектора соединен с выходом второго элемента И, 20 вход записи регистра команды соединен с выходом третьего элемента И, информационный вход регистра адреса микрокоманды подключен к выходу мультиплексора адреса микрокоманды, вход записи регистра адре25 са микрокоманды соединен с выходом первого элемента ИЛИ, первый и второй информационные входы мультиплексора адреса микрокоманды подключен к первой и второй группам информационных входов

30 блока адресации, управляющий вход мультиплексора выделения одного разряда подключен к первому разряду выхода регистра команды, первые входы элементов И второй группы подключены к управляющему входу мультиплексора выделения двух разрядов и к второму разряду выхода регистра команды, управляющий вход мультиплексора выделения четырех разрядов подключен к третьему разряду выхода регистра коман4р ды, управляющий вход мультиплексора выделения восьми разрядов подключен к четвертому разряду выхода регистра команды, первый информационный вход мультиплексора выделения восьми разрядов

45 m/2 разрядам выхода регистра данных, второй информационный вход мультиплексора выделения восьми разрядов подключен к младшим m/2 разрядам выхода регистра данных, первый

5р информационный вход мультиплексора выделения четырех разрядов подключен к старшим m/4 разрядам выхода мультиплексора выделения восьми разрядов, второй информационный вход мультиплексора вы55 деления четырех разрядов подключен к младшим m/2 разрядам выхода мульти плексора выделения восьми разрядов, первый информационный вход мультиплексора выделения двух разрядов подключен к стар1675880

34

33 шим m/8 разрядам выхода мультиплексора выделения четырех разрядов, второй информационный вход мультиплексора выделения двух разрядов подключен к младшим

m/8 разрядам выхода мультиплексора выделения четырех разрядов, первый информационный вход мультиплексора выделения одного разряда подключен к старшему разряду выхода мультиплексора выделения двух разрядов, второй информационный вход мультиплексора выделения одного разряда подключен к младшему разряду выхода мультиплексора выделения двух разрядов, выход мультиплексора выделения одного разряда является первым выходом блока адресации, первая группа информационных входов мультиплексора адреса подключена к группе выходов регистра данных, вторая группа информационных входов мультиплексора адреса подключена к младшим пяти разрядам выхода регистра микрокоманды, третья группа информационных входов мультиплексора адреса подключена к старшим разрядам выхода регистра адреса микрокоманды и к выходу второго элемента ИЛИ, четвертая группа информационных входов мульти- плексора адреса подключена к старшим разрядам выхода регистра команды, к выхо- дам элементов ИЛИ группы и к выходу регистра вектора, управляющие входы мультиплексора адреса соединены с выходами элементов И второй группы, второй. вход первого элемента ИЛИ подключен к выходу четвертого эемента И, первый и вто-, рой входы второго элемента ИЛИ подключены соответственно к младшему разряду выхода регистра адреса микрокоманды и к выходу триггера модификации адреса, первые входы элементов ИЛИ группы подключены к средним разрядам выхода регистра 4О команды, вторые входы элементов ИЛИ группы подключены к старшим разрядам выхода регистра вектора, вторые входы с первого по четвертый элементов И подключены к разрядам с шестого по девятый вы- 45 . хода регистра микрокоманды, вторые входы элементов И первой группы подключены к десятому и одиннадцатому разрядам выхо. да регистра микрокоманды, входы элементов И второй группы подключены к первой 5О группе выходов мультиплексора выделения восьми бит, причем блок управления содержит узел синхронизации, регистр микрокоманды, мультиплексор условий и узел постоянной памяти, узел селекции адреса и пять триггеров, причем информационные входы регистра микрокоманды соединены с входом кода микрокоманды и логическихусловий блока управления, первая группа информационных входов мультиплексора условий соединена со старшим и младшим разрядами входа кода микрокоманды и логических условий блока управления, информационные входы первого, второго, третьего и четвертого триггеров соединены с соответствующими входами группы информационных входов блока управления, информационный вход пятого триггера соединен с выходом первого тиггера, информационный вход узла селекции адреса соединен с соответствующими входами группы информационных входов блока управления, первый адресный вход узла постоянной памяти соединен с младшим входом группы информационных входов блока управления, вторая и третья группы информационных входов мультиплексора условий являются соответственно первой и второй группами входов логических условий блока управления, второй адресный вход узла постоянной памяти является входом режима блока управления, выход пятого триггера соединен с шестым выходом блока управления, разряды первого выхода узла постоянной памяти соединены с первого по четвертый разрядами первого выхода блока управления, первый и второй входы первой группы выходов узла синхронизации подключены к пятому и шестому выходам первой группы выходов блока управления соответственно, первый и второй выходы первой группы выходов регистра микрокоманды подключены к седьмому и восьмому выходам первой группы выходов блока управления соответственно, второй выход узла постоянной памяти подключен к второму выходу блока управления, третий выход узла постоянной памяти подключен к седьмому выходу блока управления, четвертый выход узла постоянной памяти подключен к первому выходу третьей группы выходов блока управления, пятый выход узла постоянной памяти подключен к первому выходу четвертой группы выходов блока управле-, ния, шестой выход узла постоянной памяти подключен к пятому выходу блока управления, седьмой выход узла постоянной памяти подключен к восьмому выходу блока управления, выход второго триггера подключен к второму выходу третьей группы выходов блока управления, выходы с первого по третий второй группы выходов узла синхронизации подключены к второму, третьему, четвертому выходам четвертой группы выходов блока управления соответственно, выход мультиплексора условий подключен к пятому выходу четвертой группы выходов блока управления, управляющий вход узла селекции адреса подключен к восьмому выл

Зб

1675880

Таблица

С340

* (— ) — безразличное состояние управляющих сигналов.

Таблица2

Разряды

Назначение, поля микрокоманды

Адреса. перехода к следующей микрокоманде 7234

Условие перехода Y301(3:1)

Входной перенос в арифметико-логический блок Y272(2)

Циклический сдвиг Y272(1)

Резерв

Запись в регистр операнда У151

Запись в регистр числа У152

Запись в регистр команды У153 старшей секции 44 операционного блока 1 (адрес перехода)

Запись в регистр команды 7.155 средней секции 43 операционного блока 1 (адрес операнда А)

Запись в регистр команды 7153 младшей секции 42 операционного блока 1 (адрес операнда Б)

Управление мультиплексором данных 1116(3:1)

Управление мультиплексором выхода 1138(2:1)

Модификация адреса в регистре команды У156

Режим работы Y298(6:1 ) .

Управление мультиплексором адреса У232 (11:10)

Запись в регистр адреса мнкрокоманды Y232(9)

Запись в регистр команды блока адресации Y232(0)

Запись в регистр вектора 1232(7)

Запись в регистр данных Y232(6)

Номер .РОН 1232(5:1) 48...40

39...37

36

34...29

28

27

25

23...21

20...19

17...12

11... 10

6

5...1

1 ходу узла постоянной памяти, вход синхронизации пятого триггера и вход установки в

"1" второго триггера подключены к первому и второму разрядам третьего выхода узла синхронизации, вход сброса первого триггера, вход сброса и вход установки "1 " пятого триггера, входы синхронизации первого, второго, третьего и четвертого триггеров соединены с первого по седьмой разрядами девятого выхода узла постоянной памяти соответственно, вход режима узла синхрони- 10 зации подключен к выходу пятого триггера, третий адресный вход узла постоянной памяти подключен к четвертому выходу узла синхронизации, четвертый адресный вход узла постоянной памяти подключен к выходу узла селекции адреса, с первого по третий разряды пятого входа узла постоянноЙ памяти подключены к выходам пятого, третьего и четвертого триггеров, шестой адресный вход узла постоянной памяти подключен к второму выходу регистра мик рокоманды, вход записи регистра микроко манды подключен к пятому выходу узла синхронизации, управляющий вход мультиплексора условий подключен к третьему выходу регистра микрокоманды.

38

1675880

Т а б л и ц а 3

Код режима Y281(6:1) Выполняемые действия

6 5 43 21

Таблиц а4

Кодирование управляющей информации в поле Б команды У217 (14:1) ° Число ар- Число табгументов лиц в развектора P рядном сечении

14 13 12 11 10 9 9 7 6 5 4 3 2 1

2

8

8

6

Номер сегмента

0 ИА1 00

0 ИА1 01

0 ИА1 10

1 ИИ1 ИИ2 11

1 ИИ3 ИИ2 01

1 ИИ1 00 10

1 ИИ1 01 10

1 ИИ1 10 10

1 0 ИИ2 00

1 1 11 10

У12=БП(ИА1), У1 8 (16: 1) =Х17 (16: 1)

У12=БП(ИА1), Y18(16:1)=Х17(32:17)

У12=БП(ИА1 }, Y18(1 б: 1) =Х17 (48:33)

У1 2=ИИ1, БП (ИА2) =Х1 2, У1 8 (1 б: 1 ) =Х1 7 (1 6: 1 )

У12=ИИ2, БП(ИАЗ) =Х12

У12=ИИ1, У18(16:1) =Х17 (16:1)

Т1 2 =ИИ1, У1 8 (1 6: 1 ) =Х1 7 (32: 1 7)

Y12=ИИ1, У18(16:1 ) =Х1 7(48:33)

У18 (1 б: 1 ) =Y17 (1 б: 1) =Y1 7 (32: 17) =Y17 (48: 33) =ИИ2

Останов

0 0 0 0 Номер

0 0 0 X разрядного

0 0 Х Х сечения

0 Х Х Х

Х Х Х Х

1675880

Фиг. 3 t675880

1675880

127

eb; р,. =ад+ ар,.,+др,., А-I

Фиг. 7

1675880

2 япг(юз, яп ) 1675880

1675880. Фиг. U

1б75880

1675880

1675880

Фаг. 17

Исполнение

У397 (1)

} 397(Z)

УЯ7О)

УЛУ7(Ф)

УЯ7(5)

У 397(б) 1675880

1675880

Составитель А. Афанасьев

Техред M.Ìîðãåíòàë Корректор Э, Лончакова

Редактор И. Горная

Производственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина, 101

Заказ 3003 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35. Раушская наб., 4/5