Коммутационное устройство

 

Изобретение относится к вычислительной технике и может быть использовано для коммутации ресурсов в отказоустойчивых вычислительных системах. Целью изобретения является сокращение времени корректировки программ коммутации при отказах коммутируемых ресурсов. Коммутационное устройство содержит матричный коммутатор 1, включающий в себя N<SP POS="POST">.</SP>N коммутаторов 2, объединенных в N групп узлов 3 коммутации, группу дешифраторов 4, дешифратор 5, блок 6 управления, блок 7 формирования адреса, N блоков 8 настройки, мультиплексор 9, первый и второй регистры 10, 11, блок 12 памяти. Устройство имеет вход 13 выбора режима, вход 14 начальной установки, тактовой вход 15, вход 16, пуска, вход 17 выбора входа, вход 18 выбора выхода, вход 19 адреса отказавшего ресурса, вход 20 адреса резервного ресурса, вход 21 адреса, синхронизирующий выход 22, N информационных входов 23, N информационных выходов 24. 3 з.п. ф-лы., 5 ил.

СОО3 СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУ6ЛИН

f53)5 С 06 F 15/16

1 ООУЯМРСТЖННЫЙ КОМИТЕТ

ЕО »

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ . К ASTOPCH0IVIV СВИДЕТЕЛЬСТВУ (21) 4/41289/24 (22) 11. 01. 89 (46) 23.08. 91. Бюл. У 31 (/1) Научно-исследовательский институт многопроцессорных вычислительных систем при Таганрогском 1.адиотехническом институте им. В.Д.Калмыкова (/2) С.А.Сивцов, В.P.Áàðòèíè и О.Б.Макаревич (53) 621.325(088.8) ($6) Авторское свидетельство СССР

Р 1246109, кл. G 06 F 15/16, 1986.

Авторское свидетельство СССР

У 138 /006, кл. G 06 F 15/ l6, 1988

5U „1672464А1 (54) КОММУТАЦИОННОЕ УСТРОЙСТВО (5!) Изобретение относится к вычислительной технике и может быть испольэовано для коммутации ресурсов в отказоустойчивых вычислительных системах. Целью изобретения является сокращение времени корректировки программ коммутации при отказах ком-, мутируемых ресурсов. Коммутационное устройство содержит матричный коммутатор 1, включаюций в себя NiN коммутаторов 2, объединенных в N групп узлов 3 коммутации, группу дешифратора 4, дешифратор 5, блок 6 управ16/2464

1 ления, блок / формирования адреса, N блоков 8 настройки, мультиплексор

9, первый и второй регистры 10, 11, блок 12 памяти. Устройство имеет вход 13 выбора режима, вход 14 начальной установки, тактовой вход 15, вход 16 пуска, вход 1/ выбора входа, Изобретение относится к вычислительной технике и может быть использовано для коммутации ресурсов в отказоустойчивых вычислительных системах.

Целью изобретения является сокращение времени корректировки программ коммутации при отказах коммутируемых ресурсов.

На фиг.1 представлено коммутационное устройство; на фиг,2 — блок управления; на фиг.3 — блок преобразования адреса; на фиг.4 — блок настройки; на фиг.5 — фрагмент графа связей.

Коммутационное устройсто содержит матричный коммутатор 1, включающий в себя NXN коммутаторов 2, объединенных в N групп узлов 3 коммутации, группу дешифраторов 4, дешифратор 5, блок 6 управления, блок / формирования адреса, N блоков 8 настройки, муль."иплексор 9, первый регистр 10, 35 второй регистр 11 и блок 12 памяти.

Устройство имеет вход 13 выбора режима, вход 14 начальной установки, тактовый вход 15, вход 16 пуска, вход

1/ выбора входа, вход 18 выбора выхода, вход 19 адреса отказавшего ресурса, вход 20 адреса резервного ресурса, вход 21 адреса, синхронизирующий выход 22, N информационных входов 23 и N информационных выходов 24.

Блок 6 управления (фиг,2) содержит первый и второй счетчики 25 и 26, первый, второй и третий триггсры 27-29, с первого по двенадцатый элементы

И 30-41, первый элемент ИЛИ 42, пер50 вый элемент ИЛИ-HE 43, второй элемент

ИЛИ 44, второй элемент ИЛИ-НЕ 45, элемент НЕ 46 и имеет входы А1-A/ и выходы В1-В12.

Блок / формирования адреса (фиг.З) содержит дешифратор 4/, с первого по шестой мультиплексоры 48-53 и имеет входы С1-С8, вход С9 адреса отказав- вход 18 выбора выхода, вход 19 адреса отказавшего ресурса, вход 20 адреса резервного ресурса, вход 21 адреса, синхронизирующий выход 22, И информационных входов 23, N информационных выходов 24. 3 з.п. ф-лы., 5 ил,.

mего ресурса, вход С10 адреса резервного ресурса и выходы D1-D6.

Блок 8 настройки (фиг,4) содержит узел 54 памяти, элемент ИЛИ 55, элемент И 56 и имеет входы R1-R9 и выходы К1-К4.

В работе предлагаемого коммутационного устройства могут быть выделены пять режимов. В ходе режима

"Подготовка" готовятся к загрузке (частично обнуляются) узлы 54 памяти всех блоков 8. При работе устройства во втором режиме "Загрузка" осуществляются загрузка программ коммутации ресурсов в узлы 54 памяти во всех блоках 8 и загрузка адресной информации в блок 12 памяти. B режиме

"Настройка" соответствующая программа коммутации загружается в матричный коммутатор 1, что обеспечивает установление требуемых коммутационных связей, Ilo завершении режима "Настройка" устройство готово к работе в режиме "Обмен", в ходе которого осуществляется передача информации через матричный коммутатор 1 с входов 23 на выходы 24. При отказах коммутируемых ресурсов с целью сохранения работоспособного состояния структуры осуществляется корректировка программ коммутации, для чего предусмотрен режим "Корректировка".

Устройство работает следующим образом.

Импульсом начальной установки, поступающим на вход 14 устройства, приводятся в соответствующие исходные

- состояния счетчики 25 и 26 и триггеры 27-29. Выбор режима работы коммутационного устройства осуществляется кодом, который задается на вход 13.

При работе устройства в режиме "Поди готовка в соответствии с задающим кодом на входе 13 на первом выходе дешифратора 5 формируется логический сигнал высокого уровня, который, воэ5

16/24 действуя на вторые управляющие входы узлов 54 памяти блоков 8 через элемент ИЛИ 44, определяет для них режим записи и обеспечивает управление записью информации, поступающей на

5 информационные входы узлов 54 памяти, воздействуя на их первые управляющие входы стробирующими импульсами, поступающими с выхода В5 блока 6 управ1 ления через элементы ИЛИ 55. При этом

I на перные информационные входы узлов

54 памяти блоков 8 с выхода элемента

KEf-ÍÅ 43 блока 6 поступает логический сигнал низкого уровня, что идентифицирует всю информацию, заносимую узлы 54 памяти как недействительную, чем фактически аннулируется процедура очистки памяти. Выбор очищаемой области памяти осуществляется 20 по адресу, который поступает на вход

2! устройства и далее на вторые адресные входы узлов 54 памяти блоков

8 и фактически определяет номер фрагмента настройки матричного комму- 25 татора. При наличии сигнала на синхронизирующем выходе 22 устройства, который определяет готовность устройства к работе, импульсом "Пуск", поступающим на вход 16 устройства, 30 осуществляется запуск устройства на выполнение процедуры Подготовка .

При этом на выходе триггера 28 блока

6 устанавливается логический с.1 нал высокого уровня, который открывает элемент И 39 в блоке 6.

Тактовые импульсы, поступающие на вход 15 коммутационного устройства, через открытый элемент И 39 в блоке

6 воздействуют на вход синхронизации счетчика 25 в блоке 6, что обеспечивает формирование адреса, который через мультиплексоры 52 и 48 блока / поступает на вторые адресные входы узлов 54 памяти блока 8. Кроме того, тактовые импульсы через открытый элемент И 31 поступают на выход В6 блока 6 управления и далее через входы всех блоков 8 настройки и элементы ИЛИ 55 на первые управляющие входы узлов 54 памяти, что обеспечивает непосредственно запись информации. При появлении на выходе переноса счетчика 25 блока 6 логического сигнала высокого уровня, который. через от55 крытый элемент И 30 и элемент ИЛИ-НЕ

45 поступает на синхрониэирующие входы триггеров 28 и 2/ блока 6 и устанавливает на их выходах состояния ло64

Il It tt tt гич е с них сигналов 0 н 1 соотв е т с тн е н но, формирование адр е с ных кодов и соответствующих сигналов управления записью завершается, что об е с пе чив ается запрещением р а бо ты элемента

И 3 9 блока 6 . Поя нле н ие логического си г нала высокого уровня н а выходе 2 2 устройства определяет, что область памяти, соответствующая выбранному номеру фрагмента настройки матричного коммутатора 1, очищена и к омму та цио нное устройство готово к д ал ь н ейшей работе . При необходимости процедура подго т овки может бить и о з о б н онле н а после сме ны адреса, с оо т в е тс тв ующе го номеру формата настройки матричного коммутатора 1 . После з а нер шения очис тки областей узлов 5 4 памяти блоков

8, соответствующих всем используемым фрагментам настройки матричного коммутатора 1, ра б о та коммутационного устройства н режиме Подготовка може т быть завершена . Подготовка о бла сти памяти, соответствующей одному фрагменту настройки матричного коммута тор а, завершается з а п тактов .

При работе н режиме " Загрузка " на вход 1 3 устройства подается с о о тв е тс т вующий к од, ч то обеспечивает появление логического сигнала высокого ур о в ня на и ер н ом входе элемента И 3 2 блока 6, на первом входе элемента

И. 1И 4 2 и далее на первом входе элемента И 3 8 блока 6 и на управляющих входах мультиплексоров 5 2 и 5 3 блока

/ . Кроме того, логический сигнал высоо к о г о уровня появляется на втором н ходе элемента ИЛИ 4 4 блока 6 и дале е на первом управляющем входе блока 1 2 памяти и н а вторых упр авляющих входах узлов 5 4 памяти блоков 8, что обеспечивает работу их в р ежиме записи информации . На входе 2 1 ус трой с тв а задается адрес, соответствующий номеру загружаемого фрагмента настройки матричного коммутатора 1, который поступает н а первый адресный вход блока 1 2 памяти и на вторые адр е с ные входы узлов 5 4 памяти в о всех блоках 8, на входе 1 7 устройства устананлив ае тся адрес входа матричного коммутатора 1, который через мультиплек соры 5 3 и 50 блок а 7 поступает на второй адрес ный вход блока 1 2 памяти, а через мультипл ек с ор 4 9 - н а вторые информационные входы узлов 5 4 памяти в о н с ех блоках 8, на первые информационные входы к оторых посту1672464 пает с 3ыхода .. 10ка 6 лог33«(»OE «3 (OEII-— н; л выс .к?ого "310-(1:(я, пределяющий дост(терн(;OTB з: гружаемой информации, Н;» входе 18 у(- "(JoйсTE(a у(танап(1333)аетсН адрес выхода .-(агрпчного ком:-тут» fnpa i . ()1(трьь „т:роходя .-, ерез мупьтипл ..ксор 51 блок» /, поступает па инфор. 1?»ттионны)1 х»fl; блок(! 2 п(тмяттт прохо т)! »тультип. 101» сор 5)2 блока / р ГО- p с т» тп.ет на первый информациотп(ый вход

«T,)3ьтиплекс:"р;1 -!8, С в:,;Ода муль-и1СЛЕК: P", 1С) r) !, таРШ1(Х Pr13PEIJOB кода ядрЕса ьч-гх-,:(à матричного коммутат;р." пdcт I.i . на:(нформ"ционные

B3(/(ы I,BIL . «,р .тс )а 4/ TI на управ:13.(3»рй вх д и .IT T;H л(.ксора 9, а 10ggп млад!;:,и-. разряд(3 ) ).Ода адреса тоступают на . ".с,;; агтреснь.с. Входы узлов

)4 лампTI»» 101<.в h. Пос те 3 (верше1.ия птт» (i, (.. таl» ) 31 н G/IpecOI3 зходОВ и в;-.г .3д и!;)1IT»T(-»I(: кс, .гутатора 1, "Ос т. с-.тс: .:;,щп.. )(рограммируемой точке

КОМ.":1y Trlц(3» . 1 1(Г : ЫЛИЧиlт ЛО(ттЧЕСКОГО .ит !3(лп в.(с»». 31.),т)овня тта выходе 2 25 (! TT устржтст .1 т?тгт»:,!1ьсс м ГЬ ск осуществе(етс> запру (;а 3 нфопмацт "., саответст.. у:.,;:, . " -:. »Ой гочк е:(Омт(. тагии, 1! -, BeJI -,1 —;(э«ep, с, —, " ; . °,; 1, . ),- -»а; "13(пуе? 0 1у эьl 30

-СС);ту,э и(Н(. )(OÌ(×T(,TOр)а 1) „ПОИ

)г()?) .:а -„:,з с-игг. р)! "/ уст»тнегли

-: н 30;11: C::"тп с(тг: тл 3(ттэк ">го уровня, Опр .., . ?)щттйт От(утстт:ие 1;)тонности VCTOOII 1 r! к пр,т,тт" тт,тформатти(т, 35 на k, „,. . ".: г pd 28 у(l TdHdBJIEIE)d(тся (НОГтт»1!»ÑÊ(1 »ò С(3Г На. ВЬ(С ОКО ГО V pOBHH который Откр? BBCT элемент И 39, С выхо/(а з;те*;(, fd,! 39 —,«ктовый импуг(ьс поступае: на у тр;.Вляющий вход дешиф- 4р

pa(0ра 41 и далее с с(го 1- о выхода через сов f T,å(r T- у(егтитт элемент ИЛИ 55 на первый упр:тт:тя1()(»тгтй вхо;т у Зла 54

1 амятт(, ч м « -c::å÷èíàåò занесение в него ..Оо.гзететвук)»(те(1 информации.- КроМЕ то", таКтОВЫй ИЬ)Г1»УЛЬС ЕРЕ"- откг((гьт?(эл мент И 38 поступает па второй уп, .В )яь щий Bõîä блока 12 памяти, чем асбест е »;1(3.- т занесeHEIe него информацт и „Поступая (lepe., T Ti.рыть(31 э.(темент !! 3 и эг емент !(г!!1-HE 45 н 1 синхротттт--т(руютттт.е в .Одь. Tpигт cpol 21 и 28,,, г. Bl-й и."-?пульс своим з;(дним фронт ом, т..н:-..Яивает их в состоя! ия высоко.е и тп(-.кого уровней соотвеlcT-, 55

BeH: o., .то, закрывая эл ?«ент И 39, завершает ввод адреса точкт- I(o«r (утации и индипирует готог..((ость устройства к загрузке адреса следую(3(ей точки коммутации, На входах 1 (и 18 устройства устàH (Bëèâàeтся адрес следующей связи, и процедура загрузки возоб(! 1! новляется импульсом Пуск, поступающим на вход 16 устройства,, После завершения загрузки адресной информации с) всех связя;с выбранного фрагмента программы коммутации на входе 21 устроиства устанавливается номер следу(с)щег О) фрагттента ттрограттмы коммутац«и, после чего пг)оцедура загрузки может Ilp0/10JBI(dTbcEI аналогично,.

При работе в режиме "Настроика" на вход 13 устройства подае-. ся соотНЕтетВУ.Oi.HEI(I r ()/i,, Чте О(" Ееттe(»тна" т ПОявленис Hd третьел(чьгсоде дешифр,lT,)pB

ЛОГИЧЕСКОГО СИГH.ÛB ЫСОКОГО PO33» ня, кОторьпт открывает элементы И 33, 34 и, проходя через элемент ИЛ1! 55 всех блок!B 8, выбирает все уз lbl 5 1 п(т?!1(ти. На ход 21 устройстьа подается адрес фрагмента прогр;ммы коммутации, соответствующий выбранному фрагменту,та тройки матричного коммутатс!.а 1. I(pè на шчии .(огического сигнала высокого рс ьн -(на выходе 22 устpoEI(.TRB процедура н;;стройки матричного коммутатора 1 начича тся импуль(! (!

»м !(уск ° пос г»ð и 1»()щим на ВХОД 1 т) стт)оттстьа, При э;-ом т;ктовые импульи коды адрес т(,т)ормпрутстся в 6J(оке 6 упразле;ия а((алогично режиму !

"Подготовка".С выхода В5 3- блока 6 уп!

ipBBJI(HEIEI адреcH яе коды, представляющие собой адреса выходов групп узлов

3 коммутации, поступают на адресный вход матричного коммутатора 1 и далее через первые адрecíblå входы групп узлов коммутации на первые адресные входы коммутаторов 2. Кроме того, указанные адресные коды через мульти| плексоры 52 и 48 поступают на первые адрест;ые входы узлов 54 памяти блоког, 8, которые установлены в режим чтения логическим сигналом низкого уровня, поступающим с выхода элемен та ИЛИ 44 на их вторые управляющие нходы. По каждому HB адресных содов, сфор."гированньтх блоком 6 управления, из узлов 54 памяти выбирается информ. „.ия Об адресе входа COOT.IeTcтвующего коммутатора и признак достоверности выбранной информации, причем ня. 1»....ðBbì выходах узлов 54 памяти с)01РМИРУЕтСЯ ПРИЗНаК ДОСтОВЕРНОСтИ выбранной информации, на вторых выходах узлов 54 памяти формиру?)тся адреса .,:одов ма(р чного коммутатора 1.

16 /24Г) 4

При наличии логического сигнала высокого уровня на первых выходах узлов

54 памяти, определяющего достоверность выбранной ийформапии, соответст- 5 вующие подключенные к ним элеменгы

И 56 открываются и пропускают тактовый импульс, гоступающий с выхода элемента И 34, открытого логическим сигналом высокого уровня, поступающим с третьего выхода дешифратора 5Тактовый импульс с выходов элементов

И 56 поступает на первые унравляюцие входы коммутаторов 2 и стробирует устанОВление В соотвРТ твующих коммутаторах коммутации. Если считываемая из узлов 54 памяти информация сопровождается значением признака, соответствующим недостоверности информации, установления связи В соответствующей группе узлов 3 коммутации не происходит. Тактовый импульс задним фронтом осуществляет инкрементирование счетчика 25, после чего процедура установления следующих 25 коммутационных связей осуществляетс я аналогично. При выполнен11и п — го такта настройки матричного коммутатора

1 на выходе переноса счетчика 25 формируется логический сигнал Hûñoêîãî 30 уровня, который, проходя через открытый элемент И 33 и через элемент

И. И-НЕ 45,. задним фронтом уст; авливает на выходе триггера 28 логическии сигнал низкОГ О уровня которыи закрывает элемент И 39, и кроме того, устанавливает на выходе триггера 2! логнческий сигнал высокого уровня, который, поступая на выход 22 устройства, устанавливает готовность комму- 40 тационного устройства к выполнению последующих процедур подготовки, загрузки или обмена информацией через матричный коммутатор 1.

При работе в режиме "Корректировка" на вход 13 устройства подается соответствующий код, что обеспечивает появление на четвертом Выходе дешифратора 5 логического сигнала Высокого уровня, который открывает элементы И 35, 36 и 3/ и, поступая на вторые входы элементов 1НИ 42 и

fD f-HE 43, устанавливает на их выходах логические сигналы соответственно

BhlCOKOI 0 H HH3KOI 0 уроВНей. HB ВхОде 55

21 устройства задается номер фрагмента настройки матричного коммутатора, подлежащий корректировке, который по ступает на первый адресный вход блока 1 2 памяти H и» В ТОрыР HJ/p pc H< lc входы узлов 54 памяти На входы 19 и

20 устройства подаются адреса со тветственно отказавшего и резервного ресурсов. Кроме того, на Вторые управляющие Входы уз.r« 54 памяти и на первыи управляющий вход блока 12 памяти с выхода элемента ffffff поступает логический сигнал низкого уровня, обеспечивающий режим чтения узлам памяти. При наличии признака готовности на выходе 22 устройства реализации режима Корректировка начинается подачей на ахоп 16 сигнала "Пуск", который через открытый элемент И 31 поступает Hp вход синхронизации счетчика 26, что обеспечивает установку на его информационных вьгходах управляющего кода, "зашитого на соответ- ствующих информационных входах. При этом с выходов мультиплексора 48 на соответствующие гходы блоков 8 настройки подается адрес выхода матричного коммутатора 1, соответствующий номеру отказавшего ресурса, на управляющий вход мультиплексора 9 с выходов мультиплексора 48 подается адрес группы коммутаторов 2, соответствующей Выбранному выхоцу матричного коммутатора 1, а на первый адресный вход б11ока 12 памяти с выхода мультиплексора 50 подается адрес входа матричного коммутатора 1, соответствующий номеру отказавшего ресурса. На информационные входы узлов памяти при этом поданы логические сигналы низкого уровня с выходов мультиплексоров 49 и 51.

Кроме того, импульсом Пуск" осуществ. ляется установка триггеров 27 и 28 соответственно в состояния низкого и

Высокого логических уровней, При этом тактовый импульс через открытый элемент И 39, управляющий вход дешифратора 4 и соответствующий элемент ИЛИ 55 поступает на первый управляющий вход соответствующего узла

54 памяти и осуществляет считывание аг;реса входа матричного коммутатора

1, соответствующего отказавшему ресурсу, который через мультиплексор 9 поступает на информационный вход регистра 10. Кроме того, указанный тактовый импульс через открытый элемент

И 38 поступает на второй управляющий вход блока 12 памяти и осуществляет считывание соответствующего адреса выхода матричного коммутатора 1, который поступает на информационный ресо)л р: )ер ))<о:-: ресурса заносится содерн<и..лз" 1e гис-: ра 10, а в ячейку б 1ок» 2;„.мяти,,r!i)par*))у.с); соо r))е. с. в). и с:-. 1р .с")) . еэервног о рес урСа„-:-; 1 < * теSI Со„Ер;КИМОЕ рЕГИСтра 1! . >о, I ..- а« 1<)! <1)ронто! р ThE им ),1:)) а о< TI

iL. 1T ): — р;. Г)е с-),т.чика 2 ), чтс с бес: . .» ° I оо етсгв, -, нзмея)Ч )1 <ГО Kn На ПГ) г. Л.чкс . Х

ВК<.,ак:С .Ьт).i).,«:..СОРОВ . -" ->; . ПС ЧЕт., г;"- " лом )мпучьсу ь ч )ейку с.;с,! I т .:,„.,) уз, а )4:амат)), 1)к)б1); ). н го соцерл<им-: регистра 11, з и.;l ) ..)ас, с» ",î "..r $)".эс-«)hiroI o ресур с;. В iezrhy EJ roка 12 памяти, выбраны .. по с держимому рег .Стра 10, заFI< c,r "., ад1)е: резе„;ного ресурса

К1 оме Toro, ïo четвер гому тактовому .лмпу . с.у ча вь)ходе ереполнения счетчика 26,,,)рмируется импульсньп» сигнал

"ровня Ko T рый г) o .одя с1ес)еэ ", витый эт =-..ент :1 3. и -))емент

1 ..rH- ): . ь. им )адни 1 фронтом устанав гва= T тр;1сгеры 2 и 2 фрагмен.а и готовность устроиства к ..>kiITo ><змию Kop I < I< i,)1)Î=:Kè:.J:?"v Î1Ö г" фрагм-:а н:-сэройк! матр1: «ног" коммутатора ) . с1а )ало корр:к )1))овк)л <аждоI o сгел. 1))<ег". фрагмента к<;.. <утацни нач;- наг гся .;одачей им.:,л .,са .-ачальной установки на в.од l -,::oMMyrа)ц1< инсг.) устройства и осуществляется анаЛОГИЧНГ -,i) Л; iIН11

11 16/24б вход р:".-:)стра 11 (,гробиро.)ание записи информац)п) в гегистры 10 и 11 осущесвляется задним фронтом тактового импульса, который поступает.на управляк))гие вход)г р -.истров 10 и 11 с вы5 хода элемента 11 41. Кр<)ле того, зад-.

"ИМ фРОНтОМ ПГ)ВОГо таКтOBO!О ИМПУЛЬса осу:яествляется установка триггера

2" в cocTo)I>izr. высокого логического уровня, чтс: об; спечивает режим записи дл пока 12 и.< лги FI узло 54 памяти, Р г:. рым 1 актов) и мпуль ом в cOO TBp Tc Tгсии " уc а) о.)JI ными адреcBM)r выбрани).. ) чейки:":мяти bëoêа 2 на ляти и

l5 узл)» 54 па:" ги обнуля«,.ся «инкремен)).,-уе Тс з сод< j)) ))си)лое с-IeTNFIKl 26, что обе. пе )ивае. и)менение управляющего кода на "пр, в),)ч))н,))х вхо)гак мульr - .глеI;СОрО» 4<)-51 )o —. рЕ Г. ЕМу таКтОВОМу ?Q имг -1: су в вьгбп,.н)гл» я11ейк памяти з с .: 54 и..".! t1 ° с. о- ветс-вии с ад1?

В качестве примера рассмотрим про цедуру корректировки списка связей, реализуемых коммутационным устройством, для фрагмента графа связей

AzIi..5) при замене отказавшего ресурса 3 резервным ресурсом 5. Для сохранения работоспособного состояния системы межресурсн))е счязи (3, 1) и (4, 3) должны быть разомкнуты, а связи (5, 1) и (4, 5) должны быть ус.тановлены для проведения указанной корректировки .писка связей, при этом выполняю)ся следующие )перации„

С <ит) вани. адрс с. в т1чек коммутации из узлов 54 памяти 11 блока 12 па)л)лт)) по адресу отказавшего ресурса 3

11,! с последун)щим обнулсн-.ем содержимого выбранных ячеек, что вызывает

; взрыв связей 3, 1) и (4, 3).

Запис). в уз;1ы 54 па))."I и и блок 1" памяти ггп адресу резервного ресурсг

5 содержимого Iегистров 10 и 11 оот-.)етственно, что обеспечивает установ. ку коимутац1)оннои связи (4, 5).

<апись )) соответствующий узел 54 па:яти по адресу 1 из регистра 11 адреса резерв):.ого ресурс 5 и заплс)ь блок 12 памяти по,a)!pecy 4 иэ р гистра 10 адрес.а резер.-rr<)I о рес"рса

5, что обесг1ечивает установку комму"=ционнои связи 1,5, 1), Та)<)I образом, корректировка программы коммутации, соответствующей одному фрагменту настройки матричного ко;r) yTaTopa, в предлагаемом устройстве может бить выполнена в течение четырех тактов. ф о р и у л а и э о б р е т е н и я

1,. Ксммутационное устройство, содержащее матричный коммутатор, состоя)с;чй из 1 1 групп узлов коммутации, содержащий в кан. )ой группе М коммутатор в, группе дешифраторов, причем N

)гнформационных входов и Х информа)ШОННЫХ ВЫХОДОВ МатРИЧНОГО KOMMjjTBTr) р,J яв яются информационными входами r

)н)ходами устройства соответственно> о т л и ч а н щ е е с я тем, что, 1ге.)1ьн) уекоре))ия корр ктировки прог<)а)лм коммутации при отказах коммутируемых ресурсов, в устройство введены, дешифратор, блок управления, бл:!K формирования адреса, 11 блоков настройки, мультиплексор, первый и второй регистры, блок памяти, причем вход в)свора режима уст; ойства соединен

16/2464 ментов И, первого элемента 1ПИ-НЕ и второго элемента ИЛИ объединены и подклн»чены к первому входу блока, второй вход которого соединен с пер5 вым входом третьего элемента И, первого элемента ИЛИ и вторым входом второго элеме»»та ИЛИ, третий вход блока соединен с первым входом четверто:о и (итого элеме»(тов И, чет»тертый вход б ioKa cоедииеH с первым входом »! сто»о, седьмого, восьмого и пятогс элементов И и вторыми входами пе; восо элемента ИЛИ-НЕ и первого элемента Hl f, - ..(хо,, пе-ного элеме»(та (!

ИЛИ подкл» -; .н к»;ервоь»у вхсду девя—

1 тэго эле»(е»(-,.» И н третг.ему выходу блока, пвтьй вход которого соединен с в:слом ус Tali вки B "1" первого триги ю» t t ге! а, ьх«дакг. .ст новки »2 0 вто рого и т еть. го тр».rrepoa il Ieplloro и второ о с1.:тчиков, шестой вход блока пор,люнен к первому входу десятоо =" е;.енr« И, выход которого соедиllcH в горь»» входом второго, третьего,25

ИЯTOrC, СЕ(ГЬМС.ГО И ДЕВЯ ГСГО ЭЛЕМЕНтов И », счетны, «ходом первого счетчик:, сед».мж It? д блока у »равнения

q I совi. t ..: ..; ...; w уста.(о»»ьи в 0 пери . Г т; p. ° c г»ходом устан 1вни В

1 ." Гс " О "l: ; ». t ((.аОСКЛ»2 Iitl К р; и . -.,г,:.мого ". »àмс ита И. дЬ(Х, f», » О » »(»;,. »(.(;. Нг Н C Ç.„-ОДС»,l синxро». », ции: тор?го сч 2ч, .;,а, под» .!»t) j . н» о о . »i>! с ч»ат!.ым в? «„!сн» к Вы

15 х »ду,динн((дг(а (u(с элемента И, первый вх ", г< ро» о оедии н с в-сходом с-;.дькэ» эг.(-.м н,a И и выходом элемен .<, =.:»?(од э"e».» .Tà НЕ соединен с вх.>дом инхро» иэа», и третьего триг ге40 ра и;:с:рвым в одом двенадцатогс элемента И, в»орой вход когор2го подклю(ен к инверсн(2?»у вьгходу третьего триггера, »(рямой в».(ход кс гсрого со-. един .H с т1»с.тьим входом второго зле5 мента И!П". и подключен к второ(»у входу одиииадцатог0 э(емеиfa И, иифор ма!»Ион»»ле вч:.с»дь» tzeprol и в Toporo счетчиков подклн ч: и;.; оответствснно к первому и второму в»»хода». блока

5С гьгход переноса второго счь гчика под»слк»че(» к второ(гу входу шес:того элемента 11,. соединенного своим вь»ход<2м с перв». вхогом втс pot"о э.(еь»ента

ИЗП1-НЕ, второ .?, третий и четвертый входы K(тор со подклкчены соогветст55 венно к выходам первого, третьего и четвертого элементов И, »зь(ход второго элемента ИЛИ-НЕ соедин;и с входами сиихроинза»(ии первого и второго триггеров, выход второго триггера подключен к второму входу десятого элемента И, выход первого элемента

Ю1И соединен с третьим выходом блока, четвертьй выход которого подключен к информационному выходу первого счетчика, выход переноса которо(о соеди»»ни с вторыми входами первого и четвopToro элементов И, пятьй и шестой

rb(õoäû блока подключены к выходам пятогс. и второго элементов И, седьмой ныход блока подключен к выходу первого элемента ИЛИ-НГ, восьмой выход блока соединен с третьим входом блока упранл! ния, дсв »T».(H> десять»»», одиннадцагый и двеи:.,(цатые выходы блока иодкчючены соответственно к выходак второго элемента ИЛИ, девято го элем. нта И, десят 2го элемента И и двенздцатогс элемс (та И, информационные входы первого и третьего триггеров и первьй информациониьй вход

BToporo c Iåò÷I(êà "оединены с источником логичес(сой единицы устройства, ииформа»(ионный вход второго триггера и второй р»»формацио;;»(».г вход второго счет» (ка соединснь» с и .т2чиикс.м логического нулч устройства

3. Устрсч;с во ис»;. 1, о т л и а л щ е е с л тем, что бл<2к формиэвания адрес» содерж»(т дешифратор,, первый "itlecTOH мультиплексоры, причем первь»»: вход блока соединен с управляющим вхсдо.(дешифратора, выход коTopol o подключен к первому выходу блока, соединенного своим вторым входом с управляющими входами первого — четвертого мультиплексоров, управляющ.(е входы пятого и шестого мультиг(лексоров объединены и подключены к третьему входу блока, четвертьй вход которого соединен с первь(ми информационными входами пятого и шестого мультиплексоров, выходы которых подключены соответственно к первым информационным входам первого и тре.п его мультиплексорс в, пятый вход блска соединен с вторым ииформационнь»м входом шестого мультиплексора и подкл»очек к первому информационному входу второго мультиплексора, второй выход блока соединен с выходом logl(1 млад»»гих разрядов первого мультиплексора. выход второго мультиплексора соединен с третьим выходом блока, подключенного своик шестым входом к второму информационному входу пятого

16! 2464

А5

47

А6

Фиг.2 мультиплексора»t первому информационному входу четвертого мультиплексора, четвертый» выход блока и информационный вход дешифратора подключены к выходу 1оК И старш»»х раэрядон первого

5 мультиплексора, выход четвер»ога мультиплексора подключен к пятому выходу блока, соединенного своим седьмьп» входом с вторым информационным входом первого мультиплексора и подключенного к второму информационному входу третьего мультиплексора, соединенного своим выходом с шестым выходом блока, восьмой нход которого под- 1, ключен к третьим информационным входам верного и третьего мультиплексоров и соединен с нторыми информационными входа»»и второго и четвертого мультиплексоров, вход адреса отказавшего ресурса блока подключен к третьему и четвертому информационным входам сооТ ветстненно второго и третьего мультиплексоров, вход адрес"-. резервного ресурса блока соединен с третьим инфог- gg мационным входом четвертого мультиплексора и подключен к четвертому информационному входу первого мультиплексора, четвертый и третий информационные входы второго и че; .ертаго мультиплексоров подключены к источнику логического нуля устройства.

4, Устройства по и. 1, а т л и ч а ю Ш е е с я тем, что блок настройки содержит узел памяти, элемент ИЛИ и элемент И, причем первый вход блока соединен с первым входом элемента

И, вь»ход которого подключен к первому выходу блока, второй нход которого соединен с первым входом элемента ИЛИ, подключенного своим выходом к первому управляющему входу узла памяти, первый информационный вход которого соединен с третьим входом блока, подключенного четвертым входом к второму входу элемента ИЛИ, пятый вход блока подк,чючен к второму управляющему входу узла памяти, третий вход элемента ИЛИ соединен с шестым входом блока, первый выход узла памяти соединен с вторым входом элемента И, седьмой, восьмой и девять»»» входы блока подключены соответственна к первому адресному, второму информационному и второму адресному входам узла памяти, выход

log и старших разрядов узла памяти соединен с вторым выходом блока, выход 1од,N младших разрядов узла памяти подключен к третьему выходу блока, второй выход узла памяти подключен к четвертому выходу блока.

16/2464

16/2464

Составитель С.Аверьянова

Техред Л.Сердюкова Корректор О. Кравцова

Редактор О.Юрковецкая

Заказ 2841 Тирам 388 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101