Устройство для синхронизации и выделения данных

 

Устройство относится к области цифровой магнитной записи, а именно к устройст7 вГ рам синхронизации и выделений данных, воспроизводимых с носителя магнитной записи . Воспроизводимая с магнитного диска информация поступает на вход 7 данных. Для осуществления первоначального захвата частоты и фазы воспроизводимых данных на вход 8 управления подается сигнал необходимой для осуществления захвата длительности , с единичным рабочим уровнем, Фазочастотный компаратор 1 устройства осуществляется сравнение частот и фаз на входе .7 данных с импульсами на выходе управляемого генератора 3 либо только фаз. Благодаря этому структура устройства упрощена . 2 з. п. ф-лы, 3 ил. Л ГТП ЕЕГ75&. J

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4747395/24 (22) 09.10.89 (46) 07.09,91, Бюл. N 33 (71) Научно-исследовательский институт вычислительной техники (72) B. А. Кузьмин, В. А. Чулков и А. Д. Глыбовский (53) 681.846.7(088.8) (56) Авторское свидетельство СССР

N 1465909, кл, 6 11 В 27/10, 1988. (54) УСТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИ

И ВЫДЕЛЕНИЯ ДАННЫХ (57) Устройство относится к области цифровой магнитной записи, а именно к устройст. Ж 1675943 А1 (si)s G 11 В 5/09, 27/10

=-a синхронизации и выделения данных, воспроизводимых с носителя магнитной записк. Воспроизводимая с магнитного диска информация поступает на вход 7 данных.

Для осуществления первоначального захвата частоты и фазы воспроизводимых данных на.:: од 8 управления подается сигнал необходимой для осуществления захвата длительности, с "единичным" рабочим уровнем.

Фазочастотный компаратор 1 устройства осуществляется сравнение частот и фаз на входе .7 данных с импульсами на выходе управляемого генератора 3 либо только фаз.

Благодаря этому структура устройства упрощена, 2 3. и, ф-лы, 3 ил.

1675943

Изобретение относится к области цифровой магнитной записи, Цель изобретения — упрощение устройства и расширение его функциональных возможностей за счет введения функции выделения данных, На фиг, 1 представлена схема устройства синхронизации и выделени данных„на фиг. 2 — временные диаграммы его работы; на фиг. 3 — временные диаграммы работы логического блока.

Для удобства описания линии связи на фиг. 1 и соответствующие им временные диаграммы на фиг. 2 и 3 обозначены одноименными буквами А„,T.

Устройство содержит фазачэстотный компаратор 1, блок 2 интегрирования, управляемый генератор 3, делитель 4 частоты, триггер 5, логический блок 6. Имеются вход 7 данных, вход 8 управления и выход

9 данных.

Фаэачастотный кампэратор 1 содержит триггеры 10 и 11 с общим сбросом через элемент И вЂ” НЕ 12 и элемент И 13, триггер

14, элемент ИЛИ 15, и одновибратар 16, формирующий импульс с высоким рабачим уровнем. Длительность импульса однавибратора выбирается равной половине периода сигналов управляемого генератора, Логический блок состоит из триггера 17, 0- и С-входы которого являются соответственно первым и вторым опорными входами логического блока, инвертора 18, вход которого вместе с первым входом элемента

И вЂ” НЕ 19 подключен к сигнальному входу логического блока, элементов И вЂ” НЕ 20 и 21 и триггеров 22 — 24, причем инверсный выход триггера 24 является выходом логического блока, Начальное установление синхранизма в устройстве осуществляется в поле синхронизации воспроизводимого массива данных, которое представляет собой последовательность нулей, т. е. регулярных импульсов с периодом, в два раза большим периода синхрасигналов с выхода управляемого генератора 3. Для осуществления захвата на вход 8 управления подается сигнал необходимой длительности с единичным рабочим уровнем (фиг, 2,а), При поступлении фронта очередного импульса с инверсного выхода делителя 4 частоты триггер 5 взводится и запрещает работу одновибратара 16, удерживает в сброшенном состоянии триггер 14, Триггер 10 взводится каждым импульсом сигнала (В) данных, а триггер 11 каждым импульсом сигнала (Д) с выхода делителя

4 частоты. Сброс обоих триггеров праисхо10

50 дит через элементы И-НЕ 12 и И 13 после того, как они оба окажутся взведенными.

В этом режиме фазочастотный компаратор осуществляет частотное и фазовое сравнение, В зависимости от разности фаз сравниваемых сигналов (В и Д на фиг. 2) он формирует либо на выходе триггера 10, либо на выходе триггера 11 импульсы длительностью, равной задержке между сравниваемыми сигналами. Импульсы с выхода триггера 11 проходят через элемент ИЛИ

15 на выход фазочастотного компаратора.

Импульсы (Е и Ж на фиг. 2) с выхода фазочастотного кампаратора проводят к соответствующему приращению выходного напряжения (И) блока 2 интегрирования и коррекции частоты управляемого генератора 3 в направлении компенсации разности фаз. К моменту окончания сигнала А на входе 8 управления в устройстве устанавливается синфазное состояние, при котором фронты сигналов (Д) обратной связи с выхода делителя частоты и входного сигнала (В) совпадают по времени.

В режим слежения устройство переходит после окончания сигнала управления (А) и переключения триггера 5 в единичное состояние (фиг. 2,6), разрешая работу триггера 14, одновибраторэ 16 и удерживает во взведенном состоянии триггер 11. В этом режиме сигналы фазавай ошибки появляются на выходе фазочастотного компаратора талька по приходу каждого входного импульса, благодаря этому ан не реагирует на частоту входных сигналов и способен работать с кодированным сигналом данных, Автоподстрайка фазы сигналов генератора

3 осуществляется на основании сравнения длительностей импульсов заряда и разряда с выхода фазачастотного кампаратора 1, Длительность импульса заряда равна задержке между фронтом входного сигнала и фронтом синхрасигнала с инверсного выхода управляемого генератора 3, а длительность импульса разряда фиксирована одновибраторам и равна половине периода сигналов управляемого генератора 3, Если, например, очередной входной сиг- нал данных опаздывает на время Лt относительно своей номинальной позиции (обозначенной пунктиром) позиции (фиг. 2,в), то на выходе одновибратора 16 появляется импульс фиксированной длительности, а на выходе триггера 10 — импульс меньшей длительности (фиг. 2,е, ж). Эта пара импульсов, воздействуя на входы блока 2 интегрирования, приводит к понижению его выходного напряжения (фиг. 2и) и, следовательно, к понижению частоты выходных синхрасигналов.

1675943

На фиг.3 показаны временные диаграммы работы логического блока. На его сигнальный вход поступают импульсы (Ж) с второго выхода фазочастотного компаратора, равные по длительности половине периода сигналов управляемого генератора 3.

На 0-вход триггера 17, являющегося первым опорным входом логического блока, подаются импульсы (Д) с выхода делителя частоты. На С-вход этого триггера, являющийся втооым Опорным Входом логического блока, поступают. импульсы с инверсного выхода управляемого генератора 3. Триггер 17 сдвигает импульсы с делителя 4 частоты на 1/4 периода, образуя так называемые "окна данных" (К), расположенные симметрично относительно номинальных позиций сигналов данных (их фронтов)(Ж). В отсутствии сигналов данных оба вентиля И-НЕ 20 и 21 открыты, поэтому выходной сигнал (П) триггера 22 повторяет сигнал (К) с выхода триггера 17.

Значение цифрового символа данных, переносимого поступившим на.сигнальный вход логического блока импульсов МФ М-кода, зависит от того, на какую полочку. низкого или высокого напряжения сигнала.

"окна данных" приходится фронт этого им-. пульса. Вентили И-НЕ 20 и 21 и инвертор 18 служат для того, чтобы при выделении символа учитывался только фронт сигнала, а его длительность не играла роли. Это достигается за счет того, что во время действия импульса данных состояние триггера 22 (П) не может измениться. Таким образом, если фронт импульса данных пришелся на низкую "нулевую" полочку сигнала "окна" (П), то на выходе элемента ИНЕ 19 импульс не появится, т. е. фиксируется "нулевой" символ. Если же фронт импульса данных (Ж) приходится на высокую "единичную" полочку сигнала "окна" (К и П), то на выходе элемента И вЂ” HE 19 формируется "нулевой" импульс (Р) с длительностью, равной длительности импульса данных (Ж). Этот импульс сбрасывает оба триггера 23 и 24, т, е. на выходе данных начинает формироваться импульс с высоким "единичным" урбвнем.

Фронт очередного сигнала "окна" (К) вновь взводит триггер 23, и если в следующем

"окна" не появится импульс данных, то по его окончании (no прошествии периода синхросигнала Г) вернется в исходное состояние и триггер 24.

Если же идут сплошные две, как показано на фиг. 3, или более "единицы", то на выходе 9 данных удерживается уровень логической "1". Таким образом входные МФМ данные логического блока преобразуются в

БВН данные.

Формула изобретения

1. Устройство для синхронизации и выделения данных. содержащее последовательно соединенные фазочастотный

5 компаратор, блок интегрирования, управляемый генератор и делитель частоты, прямым выходом подключенный к первому опорному входу фазочастотного компаратора, а также триггер, у которого 0-вход сое10 динен с шиной управляющего сигнала, при этом сигнальный вход фазочастотного компаратора соединен с входной шиной данных, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства и расширения функ15 циональных возможностей за счет введения функции выделения данных, в него введен логический блок, первый опорный вход которого подключен к выходу делителя частоты, второй опорный вход — с опор20 ным входом фазочастотного компаратора и с инверсным выходом управляемого генера-ора, сигнальный вход — к второму выходу фазочастотного компаратора, а выход — к выходной шине выделения данных, при

25 этом С-вход триггера подключен к инверсному выходу делителя частоты, а выход — к управляющему входу фазочастотного компаратора, 2. Устройство по и. 1,отл ича ю щее30 с я тем. что фазочастотный компаратор выполнен в виде первого и второго триггеров, D-входы которых вместе с входом сброса одновибратора подключены к унравляющему входу, а С-входы служат соответственно

35 вторым и первым опорными входами фазочастотного компаратора, а также третьего триггера, С-вход которого соединен с входом запуска одновибратора и сигнальным входом фазочастотного компаратора, зле40 ментов И, И вЂ” НЕ, ИЛИ, причем инверсный выход первого триггера через элемент И, другой вход которого соединен с выходом элемента И вЂ” НЕ, подключен к S-входу второго триггера R-входу третьего триггера, у

45 которого D-вход присоединен к шине логической единицы, а выход к первому выходу фазочастотного компаратора, R-входу первого триггера и первому входу элемента ИНЕ, первый вход элемента ИЛИ подключен

50 к выходу одновибратора, его второй вход вместе с вторым входом элемента И вЂ” НЕ подключен к инверсному выходу второго триггера, а выход присоединен к второму выходу фазочастотного компаратора.

55 3. Устройство по и. 1, о тл и ч а ю ще ес я тем, что логический блок состоит из п8р ваго триггера, 0-вход которого является первым опорным входомлогического блока, инверсный и прямой выходы первого триггера соединены с вторыми входами соответ1675943

С

„0 „0 ственно первого и второго элементов И вЂ” Н Е, первые входы которых подключены к выходу инвертора, выходы первого и второго элементов И вЂ” НЕ соединены с S- u R-входами второго триггера соответственно, а инверсный выход второго триггера соединен с вторым входом третьего элемента И вЂ” НЕ, первый вход которого вместе с. входом инвертора подключен к сигнальному входу логического блока, выход третьего элемента

J/ б 1

Б

LJUU1 Г

Г1 Г .-1 .à — .

F. Г Г Л.

Ж (И вЂ” НЕ подключен к R-входам третьего и четвертого триггеров, 0-вход третьего триггера подключен к шине логической единицы, Свход подключен к прямому выходу первого

5 триггера, а выход соединен с 0-входом четвертого триггера, объединенные С-входы первого и четвертого триггеров подключены к второму опорному входу логического блока, инверсный выход четвертого триг10 гера является выходом логического блока.