Устройство для адресации блоков памяти

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано для адресации блоком памяти с преобразованием логического адреса обращения в физический адрес в резервированных ЭВМ. Целью изобретения является снижение аппаратурных затрат. Устройство содержит п переключателей 1 флагов, сумматор 2, дешифратор 3, шифратор 4, элементы И 5 и имеет адресный вход 6 и адресный выход 7. Т ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)л G 06 F 12/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4737346/24 (22) 11.09.89 (46) 23.09.91., Бюл. ¹ 35 (72) Н.Г. Пархоменко, И.И. Пархоменко, С.В.

Козелков и В.Ю. Лозбенев (53) 681.325(088.8) (56) Авторское свидетельство СССР № 1298755, кл, G 06 F 12/00, 1987.

Авторское свидетельство СССР № 1481777, кл. G 06 F 12/02, 1987, (54) УСТРОЙСТВО ДЛЯ АДРЕСАЦИИ БЛОКОВ ПАМЯТИ

„„. Ж„„1679490 А1 (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано для адресации блоком памяти с преобразованием логического адреса обращения в физический адрес в резервированных Э,BM. Целью изобретения является снижение аппаратурных затрат. Устройство содержит и переключателей 1 флагов, сумматор 2, дешифратор 3, шифратор 4, элементы И 5 и имеет адресный вход 6 и адресный выход 7. t ил, 1679490

Составитель А. Баркина

Техред М.Моргентал Корректор М. Пожо

Редактор А, Шандор

Заказ 3215 Тираж 374 Подписное

ВНИИПИ Государственного Комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101

Изобретение относится к автоматике и вычислительной технике и может быть использовано для адресации блоков памяти с преобразованием логического адреса обращения в физический адрес в резервированных ЭВМ.

Целью изобретения является снижение аппаратурных затрат.

На чертеже представлена функциональная схема устройства.

Устройство содержит п переключателей

1 флагов, (n — количество адресуемых блоков памяти), сумматор 2, дешифратор 3, шифратор 4, элементы И 5, адресный вход 6 и адресный выход 7.

Устройство работает следующим образом.

Логический адрес обращения к функционально законченному блоку(каналу вводавывода, процессору, блоку памяти) в начальный момент времени с выхода 6 через сумматор 2 поступает на дешифратор 3.

Адресу обращения i на входе 6 в этот момент соответствуют сигналы высокого уровня на выходах дешифратора 3 с 1-ro no i-й (1=1,...,n), После этого по цепи обратной связи выходы дешифратора 3 — элементы И 5— входы сумматора 2 — выход сумматора 2— вход дешифратора 3 происходит асинхронное преобразование логического адреса обращения в физический адрес полных (неотключенных, незанятых) функциональных блоков. Переключатели 1 флагов установлены до начала работы в положение низкого уровня (блок годен) или высокого уровня (блок негоден).

Таким образом, если на вход устройства

6 поступает логический адрес l в соответствии с положениями переключателей 1 флагов годности, асинхронно он преобразуется

5 в физический адрес i+m, где m — число негодных блоков, содержащихся среди первых блоков. Через время, необходимое на завершение переходных процессов в устройстве, преобразованный адрес готов к

10 снятию с выхода 7 устройства, на который он поступает с выхода шифратора 4.

Таким образом, устройство позволяет преобразовывать логические адреса функциональных блоков в физические адреса

15 годных блоков при сохранении непрерывного поля адресов для годных блоков.

Формула изобретения

Устройство для адресации блоков памя20 ти, содержащее дешифратор, и переключателей флагов (где п — число адресуемых блоков памяти), и элементов И, причем выход i-ro переключателя флага соединен с первым входом l-ro элемента И (i=1,...,n), i-й

25 выходдешифратора соединен с вторым входомi-гоэлемента И, отл ича ю щееся тем, что, с целью снижения аппаратурных затрат, в него введены сумматор и шифра. тор, причем выход сумматора соединен с

30 входом дешифратора, l-й выход которого соединен с i-м входом шифратора, выход которого является адресным выходом устройства, выход l-ro элемента И соединен

35 с 1-м входом сумматора, (n+1)-й вход которого является адресным входом устройства.