Устройство для передачи информации в адаптивных телеметрических системах

 

Изобретение относится к информационно-измерительной технике и может быть использовано в адаптивно-адресных телеметрических системах. Цель изобретения - повышение информативности устройства. Устройство содержит анализатор 1 информации , блок 2 памяти адреса, блок 3 памяти информации, синхронизатор 4, блок 5 формирования маркера, блок 6 управления передачей . Анализатором 1 окрашиваются все датчики и каждый отсчет каждого канала сравнивается с последующим отсчетом. Если величина параметра превышает заданную разность их значений, что отсчет считается существенным и подлежит передаче . 6 з.п. ф-лы, 13 ил,

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (si)s G 08 С 19/28

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

":\.. i

ОПИСАНИЕ ИЗОБРЕТЕНИЯ 1 =

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4490700/24 (22) 04.10.88 (46) 30.09.91. Бюл, М 36 (72) Е.В.Капинос (53) 621.39 (088.8) (56) Авторское свидетельство СССР

М 1203568, кл. G 08 С 19/28, 1986.

Авторское свидетельство СССР

N 226948, кл. G 08 С 19/28, 1968. (54) УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИ ИНФОРМАЦИИ В АДАПТИВНЫХ.ТЕЛЕМЕТРИЧЕСКИХ СИСТЕМАХ (57) Изобретение относится к информационно-измерительной технике и может быть ис Ы „1681318 Al пользовано в адаптивно-адресных телеметрических системах. Цель изобретения — повышение информативности устройства.

Устройство содержит анализатор 1 информации, блок 2 памяти адреса, блок 3 памяти информации, синхронизатор 4, блок 5 формирования маркера, блок 6 управления передачей. Анализатором 1 окрашиваются все датчики и каждый отсчет каждого канала сравнивается с последующим отсчетом. Если величина параметра превышает заданную разность их значений, что отсчет считается су цественным и подлежит передаче. 6 з.п. ф-лы, 13 ил, 1681318

Изобретение относится к информационно-измерительной технике и может быть использовано в адаптивно-адресных теле. метрических системах, Цель изобретения — повышение информативности устройства.

На фиг,1 представлена структурная схема предлагаемого устройства, на фиг, 2— функциональная схема блока памяти адреса; на фиг.3 — функциональная схема анализатора информации; на фиг.4 — функциональная схема блока памяти; на фиг.5— функциональная схема синхронизатора; на фиг.6 — функциональная схема блока формирования маркера; на фиг,7 — функциональная схема блока управления передачей; на фиг,8 — временные диаграммы, поясняющие работу синхронизатора; на фиг.9 — структура выходного кадра сообщения; на фиг,10 — функциональная схема формирователя сигнала начала цикла (формирователя кадрового сигнала); на фиг.11— функциональная схема формирователя сигналов считывания информации из анализатора (формирователя сигналов считывания информации из ЗУ адреса); на фиг.12 — формирователь сигнала считывания информации на ЗУ информационной части и формирователя сигналов считывания информации из блока В; на фиг.13 — блок сокращения избыточности, Устоойство содержит анализатор 1 информации, блок 2 памяти адреса, блок 3 памяти информации, синхронизатор 4, блок

5 формирования маркера (блок В), блок 6 управления передачей.

Анализатор 1 информации содержит блоки 7-9 сокращения избыточности, регистр 10 сдвига, элемент 11 задержки, аналого-цифровой преобразователь (АЦП) 12, сумматор 13 и элемент ИЛИ 14,.

Блок 2 содержит счетчик 15, элемент

ИЛИ 16, элемент 17 задержки, накопительный элемент 18 и элемент И 19, Блок 3 содержит счетчик 20, регистр 21 сдвига, первый 22 и второй 23 элементы

ИЛИ, дешифратор 24, накопительные элементы 25-27, элементы И 28-31, группу элементов И 32-34 и элемент 35 задержки.

Синхронизатор 4 содержит генератор

36, делители 37 и 38 частоты, формирователь 39 сигнала начала цикла, формирователь 40 сигналов считывания информации из анализатора, формирователь 41 кадрового сигнала, формирователь 42 сигналов считывания информации из блока 2, формирователь 43 сигналов считывания информации из блока 5 и формирователь 44 сигналов считывания информации из блока 3.

Блок 5 содержит регистр 45 сдвига, счетчик 46 и элемент И 47.

Блок 6 содержит триггер 48, первый 49 и второй 50 элементы И и элемент ИЛИ 51, 5 Формирователь 39 содержит элементы

И 52. и 53 и триггеры 54 и 55.

Формирователь 40 содержит элемент И

56, счетчик 57, дешифратор 58 и элемент

НЕ 59.

10 Блок 7 (8 и 9) содержит узел 60 сравнения, формирователь 61 сигнала, ключ 62, элемент 63 управления. Узел 60 содержит элемент 64 сравнения и пороговый элемент

65, формирователь 61 — элемент 66 памяти, 15 ключи 67 и 68 и элемент 69 задержки, элемент 63 — триггеры 70 и 71, элементы И 72 и

73, элемент 74 задержки, формирователи

75-77 импульсов и элемент НЕ 78.

Работает предлагаемое устройство сле20 дующим образом.

С выхода синхронизатора 4 на входы остальных блоков устройства поступает сигнал начала цикла. Затем поочередно анализатором 1 (под действием сигналов

25 считывания информации из анализатора, поступающих от синхронизатора 4) опрашиваются все датчики, Каждый -й отсчет каждого канала сравнивается с (i+1)-м отсчетом того же канала.

30 Если величина параметра превышает заданную разность их значений, то указанный отсчет (1+1) считается существенным и подлежащим передаче, Если разность величины отсчетов не превосходит заданной вели35 чины, то отсчет считается несущественным и неподлежащим передаче, B процессе поочередной проверки отсчетов всех параметров ЗУ блок 2 формирует адресную часть, составленную из

40 последовательности N индексов (по числу каналов) единиц и нулей. При этом общее число символов равно числу каналов. Существенным отсчетам в адресной части соответствуют сигналы высового уровня, а

45 несущественным отсчетам — низкого уровня.

Кодовые группы, соответствующие значениям существенных отсчето", записываются в порядке их поступления в блок 3 непосредственно одна за другой. Блок 5 фиксирует

50 ходовую группу, соответствующую времени поступления на вход блока 5 сигнала начала цикла.

После опроса всех N датчиков устройство выдает сигналы телеметрического кадра

55 сообщения.

Синхронизатор 4 выдает на вход блока

6 кадровый сигнал, который проходит на выход устройства, если в предшествующем . цикле опроса анализатором 1 датчиков фиксируется существенный отсчет хотя бы од1681318

25

Выходной кадр сообщения (см. фиг, 8 Н и ного параметра. Кадровый сигнал(и вседругие сигналы), поступающий на вход блока 6, на выход устройства не проходит, если в предшествующем цикле опроса анализатором 1 датчиков не фиксируется существенных отсчетов ни одного параметра.

Кадровый сигнал с выхода устройства служит точкой отсчета в кадре сообщения для правильной дешифровки последнего на приеме. Затем непосредственно за кадровым сигналом с выхода блока 2 (под действием сигналов считывания информации из блока 2, выдаваемых синхронизатором 4) на вход блока 6 поступают сигналы кодовой группы адресной части, которые проходят на выход устройства. Затем с выхода блока

5 (под действием сигналов считывания информации из блока 5,выдаваемых синхронизатором 4) на вход блока 6 поступают сигналы кодовой группы временной части, которые проходят на выход устройства.

Затем с выхода блока 3 (под действием. сигналов считывания информации из информационной части, выдаваемых синхронизатором 4) на вход блока 6 поступают сигналы кодовых групп существенных отсчетов, которые проходят на выход устройства. Затем от синхронизатора 4 на входы всех остальных блоков устройства поступает сигнал начала цикла и цикл работы устройства для передачи информации повторяется.

9) устройства для передачи информации содержит К вЂ” кадровый сигнал (признак, маркер кадра), А — сигналы кодовой группы адресной части.  — сигналы кодовой группы временной части, И вЂ” сигналы кодовых групп информационной части, В приведенном на фиг,9 примере для восьмиканальной телеметрической системы сигналы высокого уровня, стоящие на третьем, пятом и восьмом местах среди сигналов адресной части (А), определяют наличие существенных отсчетов третьего пятого и восьмого каналов.

Сигналы кодовых групп И соответствуют значению существенного отсчета третьего, И вЂ” пятого, И вЂ” восьмого каналов, Сигналы кодовой группы времени соответствуют значению времени в момент выдачи синхронизатором 4 на входы остальных блоков устройства сигнала начало цикла.

В кадрах, не содержащих существенных отсчетов ни одного параметра, блок 6 запрещает выдачу сигналов сообщения на выход устройства.

Анализатор 1 работает следующим образом (см. фиг.3).

Сигнал начала цикла с второго входа анализатора 1 поступает на фазирующий вход регистра 10 сдвига и устанавливает его в исходное состояние, при котором в регистр 10 сдвига оказывается записана кодовая комбинация 100...0. Сигналы считывания информации поступают на сдвигающий вход регистра 10, вход элемента 11 задержки и фазирующий вход АЦП 12.

Под действием этих импульсов в регистре

10 сдвигается записанная ранее в него кодовая комбинация (100..0, 0100...0, 00100...0, 000100...0 и т.д.), запускается АЦП

12. Высокий потенциал, соответствующий

"1" сдвигаемой кодовой комбинации в регистре 10, с выходов регистра 10 последовательно поступает на входы блоков 7-9 и производит их опрос. При наличии в блоке

7 (8 и 9) существенного отсчета блок 7 через сумматор 13 выдает значение (амплитуду} существенного отсчета параметра (сигнала от датчика, подключенного к первому входу блока 7 на вход АЦП и высокий потенциал через элемент ИЛИ 14 на выход анализатора 1, При наличии в блоке 7 (8 и 9) несущественного отсчета блок 7 через сумматор 13 на вход АЦП 12 и через элемент ИЛИ 14 на выход анализатора 1 выдает нулевые потенциалы. Задержанные импульсы элементом

11 на время, достаточное для срабатывания

АЦП 12, с выхода элемента 11 поступают на выход анализатора 1. АЦП 12 преобразует сигналы, соответствующие значениям существенных отсчетов измеряемых параметров и поступающие с выхода сумматора 13 на вход АЦП 1" в двоичный код, и сигналы, соответствующие разрядам которого, выда-. ет на выходы анализатора 1. После опроса блока 9 цикл работы анализатора 1 заканчивается. С приходом сигнала начала цикла на второй вход анализатора 1 цикл работы анализатора 1 повторяется.

Блок 2 работает следующим образом (см. фиг.2).

Сигнал начала цикла проходит на фазирующий вход счетчика 15 и обнуляет его.

Сигналы, характеризующие наличие существенных (высокий уровень) и несущественных (нулевой уровень) отсчетов измеряемых параметров в анализаторе 1 (при его onpoce), проходят на информационный вход.накопительного элемента 18. Задержанные импульсы опроса анализатора 1 проходят непосредственно на разрешающий вход элемента 18 и через элемент 17 на суммирующий вход счетчика 15. Под действием импульсов, поступающих на разрешающий вход элемента 18, производится запись инФормации ("1" или "О") в зависимости от

1681318 уровня сигнала, действующего на информа- метров в анализаторе 1. Импульсы с выхода ционном входе элемента 18. элемента И 30 поступают на разрешающие

При этом запись информации ("1" или входы накопительных элементов 25-27 и че"0") в элемент 18 производится в ячейки реэ элемент 35 задержки на суммирующий памяти с адресами, определяемыми уровня- 5 вход счетчика 20, Под действием импульсов, ми сигналов, действующих на адресных вхо- поступающих на разрешающие входы эледах элемента 18. Счетчик 15 считает ментов 25-27, производится запись инфоримпульсы, поступающие на его суммирую- мации("1" или "0") в зависимости от уровней щий вход с выхода элемента 17 задержки. сигналов, поступающих на их информациПо окончании записи информации в элемен- 10 онные входы. При этом запись информации те 18 оказывается записанной кодовая груп- ("1" или "0") в них производится в ячейки па "1" и "0", определяющая соответственно памяти с адресами, определяемыми уровняналичие существенных и несущественных ми сигналов. действующих на адресных вхоотсчетов при опросе анализатора 1, а в счет- дах элементов 25-27. Счетчик 20 считывает чике 15 оказывается зафиксированным чис- 15 импульсы, поступающие íà его суммируюло, определяющее код адреса ячейки щий вход, с выхода элемента 35 задержки. памяти элемента 18, на единицу йревышаю- В элементах 25-27 записывается информащее число контролируемых параметров ана- ция ("1" или "0") разрядов, составляющих лизатором 1, так как счетчик 15 формирует код (значение) существенных отсчетов. По по приходу последнего импульса на его сум- 20 окончании записи информации в блок 3 (по мирующий вход адрес очередной ячейки па- окончании опроса анализатора 1) оказывамяти элемента 18, После этого сигнал ются записанными кодовые группы "1" и признака кадра через элемент ИЛИ 1б про- "0", определяющие соответственно значеходит на вычитающий вход счетчика 15. ния только существенных отсчетов, выявflopдействиемэтогосигнала(импульса) 25 ленных за один цикл опроса анализатора 1, число, зафиксированное всчетчике 15,,в счетчике 20 оказывается зафиксировануменьшается на единицу, тем самым форми- ным число, определяющее код адреса ячеек руется адрес последней ячейки памяти эле- памяти элементов 25-27, на единицу превымента 18, где записана информация("1" или шающее число существенных отсчетов, вы"0"). Сигнал разрешения считывания инфор- 30 деленных анализатором 1, так как счетчик мации(сигнал высокогоуровня)проходитна 20 формирует по приходу последнего имодин вход элемента И 19. Сигналы (импуль- пульса на его суммирующий вход адрес очесы) считывания информации из блока 2 про- редных ячеек памяти элементов 25-27, ходят через элемент ИЛИ 16 на вычитающий После этого сигнал признака кадра через вход счетчика 15. Под действием импульсов 35 элемент ИЛИ 22 проходит на вычитающий считывания счетчик 15 формирует монотон- вход счетчика 20. Под действием этого сигно убывающие адреса ячеек памяти элемен- нала (импульса) число, зафиксированное та 18, в которые ранее были записаны "1" и счетчиком 20, уменьшается на единицу, тем

"0", Считываемая информация через эле- самым формируется адрес последних ячеек мент И 19 поступает на выход блока 2. 40 памяти элементов 25-27, в которые была заС приходом на первый вход блока 2 сиг- писана информация ("1" или "0") разрядов нал начала цикла цикл работы блока 2 по- последнего существенного отсчета, выделенного анализатором 1 в предшествующем

Блок 3 работает следующим образом (последнем) цикле опроса анализатора 1.

45 3areM сигнал разрешения считывания инСигнал начала циклапроходитнафазиру- формации (сигнал высокого уровня) прсхоющие входы счетчика 20и регистра 21 и соот- дит на один вход элемента И 31, сигналы ветственно обнуляет счетчик 20, а регистр 21 (импульсы) считывания информации на ЗУ переводит в состояние 100...0. Сигналы, ха- информационной части проходят на сдвигарактеризующие наличие существенных (вы- 50 ющий вход регистра 21 сдвига и третий вход сокий уровень) и несущественных (нулевой элемента И 28.. Под действием импульсов уровень) отсчетов измеряемых параметров считывания в регистре 21 сдвига последоваанализатора 1(при его опросе). проходят на тельно сдвигается "единица", ранее запиодин вход элемента И 30, на другой вход санная в младший разряд регистра 21, от которого проходят поступающие задержан- 55 младшего разряда к старшим. Таким обраные импульсы опроса анализатора 1, кото- зом на выходах регистра 21 сдвига формирые проходят через элемент И 30 при руется серия импульсов, последовательно наличии на его первом входе сигналов вы- коммутирующих (опрашивающих) выходы сокого уровня, характеризующих наличие элементов 25-27. Синхронно с импульсами существенных отсчетов из ;еряемых пар»- опроса сигналы высокого уровня "1" или

1681318

5

20 ственнс. Пс oêîí÷àíÿè цикла рабсгы ня

30 третьем выходе формирователя 43 устанав35

С проходом сигнала начала цикла работа блока 3 повторяется, Работает синхронизатор 4 следующим образом (см. фиг.5).

Генератор 36 формирует тактовые импульсы (см. фиг.8,Я) и выдает их на вход делителя 37 частоты, Цикл работы синхронизатора 4 начинается с нарастанием фрон- 4 та уровня сигнала на формирователе 39, из импульсов, поступающих на формирователь

39, формируется сигнал начала цикла (см. фиг.8,rj.

По сформировании сигнала начала цикла на втором выходе формирователя 39. устанавливается высокий потениал. Фронт нарастания потенциала на втором входе формирователя 40 запускает его и íà его втором выходе устанавливается низкий пс- 5 тенциал, после запуска выдает (см. фиг.8,д) сигнал (импульсы) считывания информации из анализатора 1. По окончании цикла работы формирователя 40 на его втором выходе устанавливается высокии потенциал. тор" 4 повторяется

50 низкого уровня "0" с выходом элементов

15-27 через элементы И 32-34, элемент ИЛИ

23 и элемент И 31 проходят на выход блока

3. После опроса элемента 27 через элемент

И 34, благодаря наличию связи между выходом старшего разряда регистра 21 через элемент И 29 с выходом приема последовательного кода регистра 21, под действием очередного импульса считывания информации, поступающего на сдвигающий вход регистра 21 и вход элемента И 28, а младший разряд регистра 21 записывается "единица", на вычитающий вход счетчика 20 через элементы И 28 и ИЛ И 22 поступает импульс, счетчик 20 уменьшает на единицу адрес ячеек памяти элементов 25-27, с которых должна быть считана информация, цикл их опроса повторяется.

При установлении в счетчике 20 исходного состояния 00...0 (нулевого адреса для элементов 25-27) срабатывает дешифратор

24, на его выходе устанавливается высокий. потенциал, который запрещает прохождение сигналов с других входов через элементы И 28 и 29. Таким образом при опросе элемента 27 по нулевым адресам под действием очередного импульса опроса. блока 3, поступившегс на сдвигающий вход регистра 21, В котором устанавливается состоя-, ние 00...0, т.е. запрещается дальнейший опрос элементов 25-27 при поступлении последующих импульсов опроса блока 3, По окончании считывания информации с блока

3 прекращается поступление импульсов считывания и снимается сигнал разрешения считывания информации.

Фронт нарастания уровня сигнала ня первом входе формирователя 41 устанавливает низкий потенциал на его втором выходе, Формирователь 41 формирует (ch ., фиг.8. е) кадровый сигнал, после чего на втором выходе устанавливается Высокий потенциал.

Фронт нарастания уровня сигнала на втором входе формирователя 42 устанавливает на его третьем выходе низкий потенциал.

Формирователь 42 формирует сигнал (см, фиг.8, ж) разрешения считывания информации (высокий уровень) и сигнал (импульсов} (см, фиг,8,з) считывания информации из блока 2, которые поступают ня пятый и четвертый выходы синхронизатора 4 соответственно. По скончании цикла работы на третьем выходе формирователя 42 устанавливается высокий потенциал. Фронт нарастания сигнала на втором входе запускает формирователь 43, в момент запуска нг его третьем выходе устанавливается низкий потенциал. Формирователь 43 формирует сигнал (см, фиг,8, и) разрешения считывания информации (высокий урОВень) и сиГнал (импульсы) (см. фиг.8. к) считывания информа.— ции, которые поступают ча десять,й и девятый выходы синхронизатора 4 ссответливзется высокий потенциал, Фронт нарастан:;;. Сигнала на втором вхсде з".ïóñêàåò формиссватель 44, В момент запуска на еГО третьем Выходе с1 аняВлиВяется низкий потенциал. Формирователь 44 формирует сигчал (см. фиг.8, л) разрешения c :итывяния информации (высокий уровень) и сигнал (импульсы) (см. фиг,8, м) считывания информации из блока 3, которые поступают на седьмой и шестой выхсдь; сичхрснизатора

4 состВетственнс, Пс Окончании цикла работы формирователя 44 на его третьем выходе устанавливается высокий потенциал, ПО нарастанию уровня сигнала на втором входе формирователя 39 цик работы синхронизаБлок 5 работает следующим сбразсм (см. фиг.б).

Обнуление счетчика 46 происходит по его переполнению.

Цикл работы блока 5 начинается по приходу на управляющий вход регистра 45 сдвиГя сиГняла начала цикла. При этом, В регистре 45 записывается кодовая комбинация, соответствующая числу импульсов, сосчитанных счетчиком 46 с момента его последнегс обнуления до момента прихода имп„Гльса на управляющий Вход реги:.тра 45

Затем поступают сигналы разрешения считывяния информации (высокий уровень) на

1681318 вход элемента И 47 и сигнал (импульсы) считывания информации из блока 5 на сдвигающий вход регистра 45. Под действием этих сигналов сигналы кодовой группы, записанной ранее в регистр 45 сдвига, сдвигаются в регистре 45 и через элемент И 47 поступают на выход блока 5.

С-приходом на управляющий вход регистра 45 импульса цикл работы блока 5 повторяется.

Блок 6 работает следующим образом (см. фиг.7).

Сигнал начала цикла устанавливает триггер 48 в нулевое состояние, при этом на его выходе устанавливается нулевой потенициал, чем запрещается прохождение сигналов с другого входа элемента И 50 через последний на выход блока 6. Если после сигнала начала цикла в анализаторе 1 информации не выделяются ни одного существенного отсчета измеряемых параметров, то сигналы на его выход не проходят.

Если после сигнала начала цикла в анализаторе 1 информации выделяется хотя бы один существенный отсчет измеряемых параметров, то на втором входе блока 6 имеет место высокий уровень напряжения, а импульс, который проходит через элемент И 49 на вход триггера 48, устанавливает его в единичное состояние.

При этом на выходе триггера 48 устанавливается высокий потенциал, чем разрешается прохождение сигналов с другого входа элемента И 50 через последний на выход блока 6.

С приходом импульса на первый вход блока 6 цикл его работы повторяется.

Формирователь 39 (41) работает следующим образом (GM. фиг.11).

При поступлении на второй входформирователя 39 сигнала высокого уровня триггер 54 по фронту нарастания уровня сигнала устанавливается в единичное состояние, Высокий уровень синала с выхода триггера 54 поступает на вход элемента И 52, а нулевой уровень сигнала с выхода триггера — на вход элемента И 53, тем самым разрешается или запрещается прохождение импульсов, поступающих на первый вход формирователя соответственно через элементы И 52 и 53, Первый импульс, прошедший через элемент

И 52, устанавливает триггер 55 в единичное состояние. На выходе триггера 55 устанавливается высокий уровень сигнала, который по фронту нарастания уровня возвращает триггер 54 в исходное нулевое состояние.

При этом на выходах триггера 54 уровни сигналов изменяются на противоположные, тем самым обеспечивается запрещение прохождения через элемент И 52 и разре10

55 формирователя 39 цикл его работы повторяется.

Формирователь 40 (42-44) работает следующим образом (см, фиг.12).

При поступлении на вход формирователя 40 высокого уровня сигнала по фронту нарастания уровня производится сброс (обнуление) счетчика 57, при этом на выходе дешифратора 58 устанавливается низкий уровень сигнала,:на выходе элемента НЕ

59 — высокий уровень сигнала. Высокий уровень сигнала с выхода элемента НЕ 59 разрешает прохождение импульсов через элемент И 56. Импульсы, прошедшие через элемент И 56, поступают на счетный вход счетчика 57, По выдаче формирователем 40 установленного числа импульсов (для формирователя 40 установленное число импульсов — N, для формирователя 42 — N, для формирователя 43 — n p, для формирователя 44 — И+и в счетчике 57 оказывается зафиксированным двоичное число, соответствующее числу импульсов, выданных формирователем. Дешифратор 58 настроен на опознание заданного двоичного числа. При установлении на выходах счетчика 57 заданного двоичного сигнала дешифратор 58 производит дешифровку этой кодовой комбинации сигналов, В результате формирователь 40 выключается, на выходе дешифратора устанавливается высокий уровень сигнала, на выходе элемента НЕ 59 — низкий уровень и запрещается дальнейшее прохождение импульсов с первого входа формирователя 40 через элемент И 56.

С приходом на второй вход формирователя 40 сигнала высокого уровня цикл его работы повторяется.

Работает блок 7 (8 и 9) следующим образом (см, фиг.13).

Сигнал от датчика поступает на первый вход элемента 64 и ключа 67, На второй вход элемента 64 сравнения поступает сигнал с выхода элемента 66. Сигнал с выхода элемента 66 имеет амплитуду (уровень), соответствующую амплиитуде последнего переданного существенного отсчета измеряемого параметра, По достижении сигналом с выхода элемента 64 сравнения величины, превышающей порог срабатывания порогового элемента 65 (порог срабатывания устанавливается исходя из шение прохождения импульсов через элемент И 53. Первый прошедший через элемент И 53 импульс возвращает триггер 55 в нулевое состояние. Уровни сигналов на его

5 выходах изменяются на противоположные.

Формирователь 39 выключается. С приходом сигнала высокого уровня на второй вход

1681318 требуемой погрешности аппроксимации измеряемого сигнала), последний выдает сигнал, который, пройдя через элемент И 72, поступает на вход формирователя 75. Формирователь 75 по переднему фронту сигнала высокого уровня, поступившего на его вход, формирует импульс, который с выхода формирователя 75 поступает на вход триггера 70, управляющий вход ключа 68 и вход элемента 69 задержки, При поступлении импульса на вход триггера 70 последний опрокидывается и на его выходе, соединенном с входом элемента И 72, устанавливается нулевой потенциал, тем самым запрещается прохождение сигнала с выхода элемента 64 через элемент И 72. При поступлении импульса на управляющий вход ключа 68 последний открывается и элемент 66 через ключ 68 сбрасывается (например, конденсатор памяти разряжается). После сброса элемента 66 с выхода элемента 69 задержки на управляющий вход ключа 67 поступает импульс, который открывает ключ 67, и информация о текущем значении параметра записывается в элемент 66 (например, конденсатор памяти через открытый ключ заряжается до текущего значения измеряемого сигнала, т.е. до уровня значения нового существенного отсчета), Одновременно импульс с выхода элемента. 69 поступает на вход элемента 74. Импульс с выхода элемента 74 поступает на входы триггеров 70 и 71, Триггер 70 возвращается в исходное состояние, триггер 77 опрокидывается. На выходе триггера 71 устанавливается нулевой потенциал, тем самым запрещается прохождение сигнала от блока 60 через элемент

И 72 до тех пор, пока значение нового существенного отсчета не считывается из блока

7. Одновременно на выходе триггера 71 устанавливается высокий потенциал, который разрешает прохождение импульсов опроса блока 7, поступающих на вход формирователя 76. Первый импульс опроса, поступивший на вход формирователя 76 после опрокидывания триггера 71, обостряется по переднему фронту формирователем 76, проходит через элемент И 73 и поступает на вход формирователя 77, который расширяет входной импульс до длительности импульсов, поступающих на вход формирователя

76. Широкий импульс с выхода формирователя 76 поступает на вход элемента HE 78, управляющий вход ключа 62 и выход блока

7 в качестве сигнала признака наличия существенного отсчета. Ключ 62 открывается и сигнал, соответствующий уровню существенного отсчета, с ьыхода элемента 66 памяти выдается на выход блока 7. По окончании импульса, действующего на входе элемента НЕ 78, на выходе элемента HF

78 устанавливается высокий пaòå-,цикл, фронт нарастания которого возвращает триггер 71, в исходное состояние.

5 После этого цикл работы блока 7 повторяется.

Формула изобретения

1, Устройство для передачи информации в адаптивных телеметрических систе10 мах, содержащее анализатор информации, информационные входы которого являются информационными входами устройства, синхронизатор, первый, второй и третии выходы которого соединены соответственно с

15 первыми входами блока памяти адреса, блока памяти информации и анализатора vl.формации, первый и второй выходы которого подключены соответственно к вторым входам блока памяти адреса и бло. ".

20 памяти информации, выходы которых соединены соответственно с первым и вторык входами блока управления передачей. выход которого является выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью

25 повышения информативности, в него введен блок формирования маркера, выход ко.торого соединен с третьим входом блока управления передачей, второй выход анэлизатора информации подключен к третьим

30 входам блока памяти адреса и блока памяти информации, четвертому входу блока управления передачей, первый выход анализатора информации соединен с пятым входом блока управления передачей и третьим вхо35 дом блока памяти информации. выходы группы анализатора информации соединены с соответствуюшими входами группы блока памяти информации, четвертый, пятый, шестой, седьмой и восьмой выходьi син40 хронизатора подключены соответственно к четвертым входам блока памяти адреса и блока памяти информации, первому, второму и третьему входам блока формирования маркера, девятый выход синхронизатора

45 соединен с пятыми входами блока памяти адреса и. блока памяти информации, шестым входом блока управления передачей, десятый вход синхронизатора соединен с шестыми входами блока памяти адреса и

50 блока памяти информации. вторым входом анализатора информации, седьмым входом блока управления передачей и четвертым входом блока селекции маркера, 2. Устройство по п.1, о т л и ч à ю щ е е55 с я тем, что анализатор информации содержит блоки сокращения избыточности, элемент ИЛИ, аналого-цифровой преобразователь, сумматор. регистр сдвига и элемент задержки. информационный вход каждого блока сокращения избыточности

1681318

5 г

ЗО

55 является информационным входом анализатора, первый и второй выход каждого блока сокращения избыточности соединены с соответствующими входами соответственно сумматора и элемента ИЛИ, выход сумматора соединен с информационным входом аналого-цифрового преобразователя, выходы регистра сдвига подключены к входам соответствующих блоков сокращения избыто ности, объединенные входы аналого-цифрового преобразователя, регистра сдвига и элемента задержки являются первым входом анализатора, выходы аналого-цифрового преобразователя являются выходами группы анализатора, выходы элемента ИЛИ и элемента задержки являются соответственно первым и вторым выходами анализатора, установочный вход регистра сдвига является вторым входом анали атора.

3. Устройство по и, i, о тл и ч а ю ще ес я тем, что блок памяти адреса содержит элемент И, элемент ИЛИ, регистр, реверсивный счетчик и элемент задержки, выходы реверсивного счетчика подключены к адресным входам регистра, выходы элемента задержки и элемента.ИЛИ соединены соответственно с суммирующим и вычитающим входами реверсивного счетчика, выход регистра соединен с первым входом элемента И, выход которого является выходом блока, первый и второй информационные входы регистра являются соответственно вторым и третьим входами блока, второй информационный вход регистра объединен с входом элемента задержки, первый и второй входы элемента ИЛИ являются соответственно четвертым и пятым входами блока, второй вход элемента И является первым входом блока, вход реверсивного счетчика является шестым входом блока.

4. Устройство no n.1, о т л и ч а ю щ e eс я тем, что блок памяти информации содержит регистр, элементы И, элементы ИЛИ, группу элементов И, элемент задержки, дешифратор, накопительные элементы и реверсивный счетчик, выходы реверсивного счетчика соединены с соответствующими входами дешифратора и адресными входами накопительных элементов, выход каждого иэ которых подключен к первому входу соответствующего элемента И группы, выход которого соединен с одноименным входом первого элемента ИЛИ, выход которого соединен с первым входом первого элемента И, выход которого является выходом блока, выходы регистра подключены к вторым входам соответствующего элемента И группы, выход последнего разряда регистра соединен с первым входом второго элемента

И и входом третьего элемента И, выход дешифратора подключен к инверсному входу второго и третьего элементов И, выходы которых соединены соответственно с первым входом BToporo элемента ИЛИ и управляющим входом регистра, выход второго элемента ИЛИ подключен к входу реверсивного счетчика, выход четвертого элемента И соединен с управляющими входами накопительных элементов и через элемент задержки с входом реверсивного счетчика, установочные входы накопительных элементов объединены и подключены к шине нулевого потенциала, информационные входы накопительных элементов являются входами группы блока, второй вход первого элемента И является первым входом блока, первый и второй входы четвертого элемента

И являются соответственно третьим и вторым входами блока, второй вход второго элемента ИЛИ является пятым входом блока, объединенные установочный вход реверсивного счетчика и регистра являются шестым входом блока, объединенные второй вход второго элемента И и вход регистра являются четвертым входом блока.

5. Устройство по п.1, о т л и ч а ю щ е ес я тем, что блок формирования маркера содержит двоичный счетчик, регистр сдвига и элемент И, выходы двоичного счетчика соединены с соответствующими информационными входами регистра сдвига, выход которого подключен к первому входу элемента И, выход которого является выходоыл блока, установочный и управляющий входы регистра сдвига являются соответственно четвертым и вторым входами блока, вход двоичного счетчика и второй вход элемента являются соответственно первым и третьим входами блока.

6. Устройство по п,1, о т л и ч а ю щ е ес я тем, что блок управления передачей содержит триггер, элементы И, элемент

ИЛИ, выход которого соединен с первым входом первого элемента И, .выход второго элемента И соединен с первым входом триггера, выход которого подключен к второму входу первого элемента lfl, выход которого является выходом блока, первый, второй,. третий и четвертый входы элемента ИЛИ являются соответственно первым, втор лм, третьим и шестым входами блока, второй вход триггера является седьмым входом блока, первый и второй входы второго элемента И являются соответственно четвертым и пятым входами блока.

7. Устройство по п.1, о т л и ч а ю щ е ес я тем, что синхронизатор содержит генератор делителя частоты и формирователи сигнала, выход генератора подключен через

1681318 первый делитель частоты к входу второго делителя частоты и первым входам первого, второго, третьего, четвертого и пятого формирователей сигнала, выход второго делителя частоты подключен к первому входу шестого формирователя сигнала, первый выход первого формирователя сигнала соединен с вторым входом шестого формирователя сигнала, первый выход которого подключен к второму входу второго формирователя сигнала, первые выходы второго, третьего, четвертого и пятого формирователей сигнала соединены с вторыми входами

Инф. йод соответственно третьего, четвертого, пятого и первого формирователей сигнала, вторые выходы первого, шестого и второго формирователей сигнала являются соответственно де5 сятым, третьим и девятым выходами синхронизатора, вторые выходы третьего, четвертого и пятого формирователей сигнала являются соответственно четвертым, седьмым, пятым выходами синхронизатора, 10 третьи выходы третьего, четвертого и пятого формирователей сигнала являются соответственно первым, восьмым и вторым выходами синхронизатора, 1681318

1681318

° ййГ jIIIIIII !!!!!!Г :!!!/!!

l l l l l l l l !

t яЧ л

z s и- у !

Л

Г

hоdp ооой eеuо

ФиГ. о

1681318

1681318