Устройство для синхронизации памяти
Изобретение относится к вычислительной технике и может быть использовано в блоках синхронизации с адаптацией времени выдачи синхронизирующих сигналов Цель изобретения - повышение надежности за счет сокращения времени коррекции временной диаграммы. Поставленная цель достигается тем, что в устройство введены дешифратор, элемент И, три элемента НЕ, элемент И-НЕ. Устройство позволяет осуществлять одновременно коррекцию задержек между всеми синхросигналами временной диаграммы 1 ил
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК (я) 6 06 Е 1/10
ГОСУДАРСТВЕННЫЙ КОМИТЕТ
ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ
ПРИ ГКНТ СССР
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4718722/24 (22) 14,07.89 (46) 07.10.91. Бюл. № 37 (72) Д, А. Бруевич, А. Г. Куликов и О, В.
Садовникова (53) 681.3(088,8) (56) Авторское свидетельство СССР № 1471893, кл. G 06 F 1/04, 1988.
Авторское свидетельство СССР
¹ 1594516, кл. G 06 F 1/04, 1989.: (54) УСТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИ
ПАМЯТИ
Изобретение относится к вычислительной технике и может быть использовано в блоках синхронизации с адаптацией времени выдачи синхронизирующих сигналов.
Цель изобретения — повышение надежности за счет сокращения времени коррекции временной диаграммы.
На чертеже представлена схема устройства.
Устройство содержит первый 1, второй
2 и третий 3 триггеры, первый 4, второй 5, третий 6, четвертый 7, пятый 8, шестой 9 и седьмой 10 элементы ИЛИ, первый 11 и второй 12 элементы И, счетчик 13, элемент
И-НЕ 14, первый 15 и второй 16 дешифраторы, первый 17, второй 18, третий 19 и четвертый 20 элементы НЕ и элемент И-НЕ 21, вход 22 разрешения увеличения временного сдвига выходных синхросигналов устройства, вход 23 разрешения работы устройства, выходы 24-30 увеличения задержки синхросигналов, выходы 31 — 37 начала настройки синхросигналов, выход 38 признакаотказа, выход39 признака режима
SU 1682993 Al (57) Изобретение относится к вычислительной технике и может быть использовано в блоках синхронизации с адаптацией времени выдачи синхронизирующих сигналов.
Цель изобретения — повышение надежности за счет сокращения времени коррекции временной диаграммы. Поставленная цель достигается тем, что в устройство введены дешифратор, элемент И, три элемента НЕ, элемент И-НЕ. Устройство позволяет осуществлять одновременно коррекцию задержек между всеми синхросигналами временной диаграммы. 1 ил. настройки, выход 40 разрешения коррекции временной диаграммы, выход 41 ограничения временного сдвига выходных синхросигналов, группу входов 42 — 48 ограничения задержки, Устройство работает следующим образом.
Вначале устройство приводится в исходное состояние путем обнуления триггеров 1 и 2 и счетчика !3 (цепь начальной установки на чертеже не показана), После этого устройство переходит в режим настройки синхросигналов(СС), в процессе которой с помощью.ЭВМ или средств встроенного контроля проводится тестирование управляемого объекта, например оператиеной памяти. При каждом обращении к ней формирователь синхросигнапов выдает последовательность СС, время задержки между которыми определяется числом разделяющих их элементарных шагов, причем начальная последовательность СС устанавливается с достаточно большими временными интервалами между всеми синхросигнапами, 1682993
10 что гарантирует нэ,ежнук. работу памяти, но не обеспечивает высокого быстродейсrвия, для повышен и я быст родействия устройство выдает в формирователь синхросигнэлов управляющие сигналы, вы. зывэющие сдвиг СС, Настройка заканчивается установкой всех синхросигналов вблизи границы области устойчивой работы, на расстоянии, обеспечивающем надежную работу ОЗУ при небольших колебаниях температуры и питающих напряжений, По окончании настройки устройство переходит в рабочий режим, в те гение которого пр<зизводится запись и считывание из ОЗУ полезной информации.
В рабочем режиме в ог;еративной памяти возможно появление сбоев, например из-за значительных изменений температуры или питающих нэпря>кений, вероятность которых возрастает с увеличением продолжительности работы ОЗУ, При этом установленных в режиме настройки интервалов между СС может сказаться недостаточно для надежного функционирования памяти в новых условиях. Р последнем случае устройство формируеf управляющие сигналы, вызывающие сдвиг СС в глубину области устойчивой работы на небе лысое число элементарных шагов, поз,ышая тем самым надежность работы ОЗУ без значительного снижения быстродействия, Назначение входных и выходных сигналов устройства состоит в следующем, Последовательность импульсов на каждом из выходов 24 — 30 вызывает постепенное увеличивание задержки соответствующего
СС с шагом E. Импульс на каждом из выходов
31 — 37 означает переход и настройке соответствующего СС, вызывая его смещение к началу формирования временной диаграммы, Выход 40 — разрешение коррекции (РК) — импульс на этом выходе вызывает расширение временной диэ раммы в рабочем режиме.
Выход 39 — низкий уровень — режим настройки, высокий рабОчий режим (РР).
Выход 38 — низкий уровень означает наличие в памяти ус"ойчивого отказа,УQ), независящего от ее временной диаграммы.
Выход 41 — ограничение сдвига (ОС)— высокий уровень указывает на невозможность дальнейше-о у величения,задержки синхросигналов.
Входы 23 и 22 — конец тестирования Входы 42 — 48 — высокие уровни указывают на невозможность дальнейшего увеличения задержки соответствующего СС. Так как начальная последовательность СС устанавливается формирователем синхросигналов с достаточно большими интервалами между всеми синхронизирующими сигналами, то при отсутствии в памяти неисправности ее тестирование закончится успешно и на вход 23 устройства будет выдан отрицательный импульс. В дальнейшем он поступит на первый вхЬД элемента ИЛИ 5 и вход элемента НЕ 20, пройдя который, обнулит триггер 3. Так как триггер 2 и счетчик 13 находятся в нулевом состоянии, на выходе элемента ИЛИ 10 и втором входе элемента ИЛИ 5 присутствует логический ноль (низкий уровень напряжения). В результате отрицательный импульс проходит элемент ИЛИ 5 и поступает нэ стробирующий вход дешифрэтора 16. В этот момент на информационных входах дешифратора 16 присутствуют логические нули, поэтому отрицательный импульс появится íà его первом выходе, с выхода 31 устройства он выдается в формирователь синхросигналов, что вызывает сдвиг первого СС с некоторого исходного положения в начало временной диаграммы, Одновременно отрицательный импульс с выхода элемента ИЛИ 5 проходит элемент НЕ 17, при этом на суммирующем входе счетчика 13 появляется поло>кительный импульс, который своим задним фронтом увеличивает его содержимое на единицу и на информационных входах дешифраторов 15 и 16 оказывается код (001). Отрицательный импульс с выхода элемента ИЛИ 5 поступает также на второй вход элемента ИЛИ 6 и первый вход элемента ИЛИ 7, но на их выходы не проходит, так как триггер 1 обнулен и на первом входе эле- мента ИЛИ 6 и втором входе элемента ИЛИ 7 присутствуют логические единицы (высокие уровни напряжения). По заднему фронту отрицательного импульса на выходе элемента ИЛИ 5 триггер 1 переходит в единичное состояние и на первом входе элемента ИЛИ 6 и втором входе элемента ИЛИ 7 появляются логические нули. Логическая единица с прямого выхода триггера 1 поступает на второй вход элемента И-НЕ «4, на всех трех входах которого оказываются высокие уровни напряжения, логический ноль с его выхода поступает на третий вход элемента ИЛИ 7, первый вход элемента ИЛИ 8 и информационнь:й вход триггера 2. Если смещение первого СС в начало временной диаграммы вызывает нарушение работоспособности памяти, стрица1682993 тельный импульс поступает на вход 22 устройства, он проходит элемент ИЛИ 4 и поступает на третий вход элемента ИЛИ 8 и первый вход элемента И 12. С выхода последнего отрицательный импульс поступает на синхровход триггера 2, однако его состояние не изменится, поскольку на информационном входе присутствует низкий уровень напряжения. На первом и втором входах элемента ИЛИ 8 находятся логические нули, поэтому отрицательный импульс проходит на его выход и поступает на второй вход элемента И 11, а затем на стробирующий вход дешифратора 15, поскольку на его информационных входах присутствует код (001), то отрицательный импульс выдается на выход 24 устройства, что вызывает увеличение задержки первого СС на один шаг е . При поступлении отрицательного импульса вновь на вход 22 процесс повторяется. Постепенное наращивание числа шагов между началом временной диаграммы и первым СС происходит до тех пор, пока работоспособность памяти не восстанавливается и отрицательный импульс не поступит на вход 23 устройства, С выхода элемента ИЛИ 5 он проходит на первый вход элемента ИЛИ 7, поскольку на его втором и третьем входах присутствуют логические нули, то отрицательный импульс оказывается на первом входе элемента И 11 и далее поступает на стробирующий вход дешифратора 15, при этом обеспечивая дополнительный сдвиг первого СС на один шаг в глубину области устойчивой работы (успешное прохождение теста без такого сдвига может быть случайным). Одновре-. менно отрицательный импульс с выхода элемента ИЛИ 5 поступает на стробирующий вход дешифратора 16. Так как íà его информационных входах присутствует код (001), то отрицательный импульс выдается на выход 32 устройства, что приводит к смещению второго СС в начало временной диаграммы. Отрицательный импульс с выхода элемента ИЛИ 5 также поступает на вход элемента НЕ 17. На суммирующем входе счетчика 13 появляется положительный импульс, своим задним фронтом увеличивающий его содержимое на едйницу, и на информационных входах дешифраторов 15 и 16 оказывается код (010). Установка синхросигналов со второго по седьмой происходит аналогично. При настройке седьмого СС на информационных входах дешифратора 15 присутствует код(111), По окончании настройки на вход 23 устройства поступает отрицательный импульс. Пройдя элемент ИЛИ 5, элемент ИЛИ 7, элемент И 11, дешифратор 15, он выдается на выход 30 устройства, вызывая дополнительный сдвиг седьмого СС на один шаг. Одновременно по заднему фрон5 ту положительного импульса на выходе элемента НЕ 17 содержимое счетчика 13 увеличивается на единицу, При этом на его первых разрядных выходах оказываются логические нули, а на последнем — логическая 10 единица, поступающая на первый вход элемента ИЛИ 10. В результате, на выход 39 устройства выдается признак рабочего режима, свидетельствующий о готовности памяти к работе. Логическая единица с выхода 15 элемента ИЛИ 10 также поступает на вход элемента НЕ 18, информационный вход триггера 3 и вторые входы элементов ИЛИ 5 и 8. Таким образом, прохождение последующих импульсов со входа 23 устройства 20 на выход элемента ИЛИ 5 блокируется логической единицей на его втором входе, Если в памяти присутствует неисправность, не зависящая от ее временной диаграммы, то отрицательный импульс после 25 первого тестирования поступит на вход 22 устройства. В этот момент на втором входе элемента ИЛИ 4 присутствует низкий уровень напряжения, так как триггер 2 обнулен, Отрицательный импульс со входа 22 прохо30 дит на выход элемента ИЛИ 4 и, пройдя через элемент И 12, поступает на синхровход триггера 2, На его информационном входе присутствует высокий уровень напряжения, поскольку триггер 1 находится в ну35 левом состоянии и на втором входе элемента И-НЕ 14 присутствует логический ноль. В результате триггер 2 переходит в единичное состояние и с его инверсного выхода на вход 38 устройства выдается при40 знак устойчивого отказа, Одновременно логическая единица с прямого выхода триггера 2 поступает на второй вход элемента ИЛИ 10, а затем на выход 39 как признак рабочего режима. 45 В случае, если при настройке какого-либо из синхросигналов в ОЗУ появилась неисправность, не зависящая от его временной диаграммы, to отрицательный импульс выдается на вход 22 устройства до 50 тех пор, пока на соответствующий вход 4248 не поступает логическая единица, причем на вход 42 логическая единица подается при достижении первым СС максимально возможной задержки, на вход 43 — при дости55 жении вторым СС максимально возможной задержки, которая меньше максимальной на один шаг, на вход 44 — на два шага и так далее. При этом на выходе элемента ИЛИНЕ 21 оказывается логический ноль, поступающий на третий вход элемента И-НЕ 14 и 1682993 вход элемен",à НЕ 19, С выхода последнего ыа выход 41 устройства выдается логическая единица, свидетельствующая о достижении каким-либо из синхросигналов предела увеличения задержки относительно начала временной диаграммы, одновременно с выхода элемента И-НЕ 14 логическая единица поступает на информационный вход триггера 2, первый вход элемента ИЛИ 8 и третий вход элемента ИЛИ 7, При последующем поступлении отрицательного импульса на вход 22 триггер 2 устанавливается в единицу, и на выход 38 устройства выдается поизнак устойчивого отказа, а на выход 39— признак рабочего режима. При этом отрицательный импульс с выхода элемента ИЛИ 4 не проходит на выход элемента ИЛИ 8 из-за присутствия логической единицы на его первом входе. В рабочем режиме продолжается тестирование памяти с помощь о "= BM или блока встроенного контроля и при отсутствии в ней ошибок на вход 23 устройства периодически поступают отрицательные импульсы. Однако присутствие высокого уровня на втором входе элемента ИЛИ 5 не позволяет им пройти на его выход, и сформированная при настройке последэвательность СС сохраняется, При значительном изменении температуры или питающих напряжений в памяти может быть обнаружена оши!бка, и на вход 22 устройства поступит отрицательный импульс. Если ни на одном из ахс дов 42-48 нет логической единицы, то на всех трех входах элемента И-НЕ 14 сохраняются высокие уровни напряжения, и триггер 2 останется в нулевом состоянии. Отрицательный импульс с выхода элемента ИЛИ 4 поступает на третий вход элемен га ИЛИ 9, Так как на его остальных входах присутствуют логические нули (на входе элемента iHE 18 находится логическая единица, на выходе элемента Н Е 19 отсутствует признак предела увеличения задержки в глубину обласги устойчивои работы, триггер 3 обнулен), отрицательный импульс выдаемся на выход 40 устройства. В результате происходит одновременное увеличение задержки всех синхросигналов. Причем первый СС смещается относительно своего предыдущего положения в глубину области устойчивой работы на один шаг, второй СС вЂ” на два шага, третий СС вЂ” на три и так далее, что приводи к расширению временной диаграммы. Сдновременно отрицательный импульс с выхода элемента ИЛИ 4 поступает на синхровход триггера 3, переводя его своим задним фронтом а единичное состояние (в этот момент на информационном входе триггера 3 присутствует логическая единица). При этом на первом входе элемента ИЛИ 9 оказывается логическая единица, а на первом входе элемента И-НЕ 14 — логический ноль, вызывающий 5 появление логической единицы на информационном входе триггера 2. Если расширение временной диаграммы не приводит к устранению ошибки в памяти, то и ри поступлении очередного 1О отрицательного импульса на вход 22 устройства триггер 2 устанавливается в единицу, и с его инверсного выхода выдается признак устойчивого отказа. При этом отрицательный импульс с выхода элемента ИЛИ 4, по15 ступающий на третий вход элемента ИЛИ 9, на его выход не проходит из-за присутствия логической единицы на первом входе. Если после расширения временной диаграммы восстанавливается работоспособ20 ность памяти, то отрицательный импульс поступает на вход 23 устройства. При этом положительный импульс с выхода элемента НЕ 20 поступает на вход сброса триггера 3 и обнуляет его. Тогда на первом входе эле25 мента ИЛИ 9 оказывается логический ноль, а на первом входе элемента И-НЕ 14 — логическая единица. В дальнейшем временная диаграмма может быть вновь расширена в случае поступления отрицательного им30 пульса на вход 22. Расширение временной диаграммы происходит до тех пор, пока на один из входов 42 — 48 не поступит логическая единица и на выход 41 устройства не будет выдан 35 признак ограничения сдвига СС, При этом на четвертом входе элемента ИЛИ 9 оказывается логическая единица, а на третьем входе элемента И-НЕ 14 — логический ноль, вызывающий появление логической едини40 цы на информационном входе триггера 2, Следовательно, с поступлением очередного отрицательного импульса на вход 22 устройства расширение временной диаграммы не производится, а на выход 38 устройства вы45 дается признак устойчивого отказа. Формула изобретения Устройство для синхронизации памяти, содержащее три триггера, шесть элементов ИЛИ, два элемента И, счетчик, элемент И50 НЕ, первый дешифратор и первый элемент НЕ, причем первый вход первого элемента ИЛИ является входом разрешения увеличения временного сдвига выходных синхросигналов устройства. первый вход второго 55 элемента ИЛИ является входом разрешения работы устройства, информационный вход первого триггера соединен с шиной един1лчного потенциала устройства, инверсный выход первого триггера соединен с первым входом третьегQ элемента ИЛИ, первый 1682993 10 вход четвертого элемента ИЛИ соединен с выходом второго элемента ИЛИ, стробирующий вход первого дешифратора соединен с выходом первого элемента И, разрядные выходы счетчика с первого по п-й соединены с информационными входами первого дешифратора, инверсные выходы которого являются выходами увеличения задержки синхросигналов устройства, выход элемента И-НЕ соединен с информационным входом второго триггера, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности за счет сокращения времени коррекции временной диаграммы, в него введены элемент ИЛИ-НЕ, второй дешифратор, второй, третий и четвертый элементы HE и седьмой элемент ИЛИ, причем выход второго элемента ИЛИ соединен с синхровходом первого триггера, вторым входом третьего элемента ИЛИ, входом первого элемента НЕ и стробирующим входом второго дешифратора, инверсные выходы которого являются выходами начала настройки синхросигналов устройства, выход четвертого элемента ИЛИ соединен с первым входом первого элемента И, второй вход которого соединен с выходом пятого weмента ИЛИ, второй вход четвертого элемента ИЛИ соединен с инверсным выходом первого триггера, выход элемента И-НЕ соединен с третьим входом четвертого элемента ИЛИ и первым входом пятого элемента ИЛИ, инверсный выход второго триггера является выходом признака отказа устройства, первый вход элемента И-НЕ соединен с инверсным выходом третьего триггера, прямой выход которого соединен с первым входом шестого элемента ИЛИ, выход второго элемента И соединен с синхровходом второго триггера, информационные входы второго дешифратора соединены с соответствующими информационными входами первого дешифратора, (n<-1)-й разрядный выход счетчика соединен с первым 5 входом седьмого элемента ИЛИ, выход которого соединен с информационным входом третьего триггера, вторым входом BTopoão элемента ИЛИ,вторым входом пятого элемента ИЛИ, входом второго элемента 10 НЕ и -вляется выходом признака режима настройки устройства, прямой выход первого триггера соединен с вторым входом элемента И-НЕ, третий вход которого соединен с входом третьего элемента HE и выходом 15 элемента ИЛИ-НЕ, выход второго элемента HF соединен с вторым входом шестого элемента ИЛИ, выход которого является выходом разрешения коррекции временной диаграммы устройства, выход первого эле20 мента ИЛИ соединен с третьим входом пятого элемента ИЛИ, синхровходом третьего триггера. третьим входом шестого элемента ИЛИ и первым входом второго элемента И, прямо.. выход второго триггера соединен с 25 вторым входом первого элемента ИЛИ и вторым входом седьмого элемента ИЛИ, выход третьего элемента HE соединен с четвертым входом шестого элемента ИЛИ и является выходом ограничения временного 30 сдвига выходных синхросигналов устройства, выход neрвого элемента НЕ соединен со счетным входом счетчика, входы элемента ИЛИ-HE являются входами ограничения задержкисинхросигналов устройства, входсбро35 са з "0" третьего триггера соединен с выходом четвертого элемента НЕ, вход которого соеди,нен с первым входом второго элемента ИЛИ, выход третьего элемента ИЛИ соединен с вторым входом второго элемента И. 1682993 Составитель Н.Торопова Редактор С,Патрушева Техред M.Моргентал Корректор Т,Колб Заказ 3412 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113Î35, Москва, Ж-35, Раушская наб., 4/5 Производственно-издательский комбинат "Патент", г, Ужгород, ул,Гагарина, 101
