Компаратор

 

Изобретение относится к импульсной технике, может быть использовано при построении аналого-цифровых схем на МДП- транзисторах и обеспечивает повышение точности сравнения медленно меняющихся сигналов. Компаратор содержит собствен но компаратор, построенный на трех каскадах: дифференциальном 6, каскаде суммирования и перехода к двухпроводному выходу, выходном каскаде инвертирующего усилителя 13, а также содержит первый элемент 2 смещения с источником вытекающего тока, второй элемент 14 смещения с источником втекающего тока, четыре ждущих мультивибратора , построенных на D-триггерах 18, 19, 32 и 33 и элементах 20. 21, 34 и 35 задержки импульсного сигнала, комбинационную схему формирования сигналов управления схемами смещения на первом, втором элементах И 22 и 23, первом инверторе 25, выходной триггер-защелку, состоящий из КМДП-ключей 29 и 30, инверторов 26, 27 и 28, элемент ИЛИ 24. Сравниваемые сигналы: входной аналоговый и опорный подаются на два входа дифференциального каскада 6 собственно компаратора. В компараторе длительность интервала действия регенеративной обратной связи превышает время перехода входным сигналом, имеющим минимальную скорость изменения напряжения , всей зоны неопределенности, т.е. за счет временной селекции управления генераторами втекающего и вытекающего токов и выдачи информации с выходного триггера-защелки значительно повышается точность сравнения медленно меняющихся сигналов 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (л1)ю Н 03 К 5/24, G 05 В 1/01

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4712630/21 (22) 22.05.89 (46) 07,11.91, Бюл. hh 41 (72) В.Н.Богатырев, В,Г,Домрачев и А.M.Воловик (53) 621.374,33 (088.8) (56) Авторское свидетельство СССР

М 1614106, кл. Н 03 К 5/24, 15.04.88. (54) КОМПАРАТОР (57) Изобретение относится к импульсной технике, может быть использовано при построении аналого-цифровых схем на МДПтранзисторах и обеспечивает повышение точности сравнения медленно меняющихся сигналов. Компаратор содержит собственно компаратор, построенный на трех каскадах: дифференциальном 6, каскаде суммирования и перехода к двухпроводному выходу, выходном каскаде инвертирующего усилителя 13, а также содержит первый элемент 2 смещения с источником вытекающего тока, второй элемент 14 смещения с источником втекающего тока, четыре ждущих мульти-.

„„SU ÄÄ 1690184 А1 вибратора, построенных на 0-триггерах 18, 19, 32 и 33 и элементах 20, 21, 34 и 35 задержки импульсного сигнала, комбинационную схему формирования сигналов управления схемами смещения на первом, втором элементах И 22 и 23, первом инверторе 25, выходной триггер-защелку, состоящий из КМДП-ключей 29 и 30, инверторов

26, 27 и 28, элемент ИЛИ 24. Сравниваемые сигналы: входной аналоговый и опорный подаются на два входа дифференциального каскада. 6 собственно компаратора. В компараторе длительность интервала действия регенеративной обратной связи превышает время перехода входным сигналом, имеющим минимальную скорость изменения напряжения, всей зоны неопределенности, т.е. за счет временной селекции управления генераторами втекающего и вытекающего токов и выдачи информации с выходного триггера-защелки значительно повышается точность сравнения медленно меняющихся сигналов. 2 ил.

1690184

Изобретение относится к импульсной тора 15 тока на транзисторе п-типа, затвор технике и может быть использовано при по- которого подключен к источнику 1, исток строении аналоговых и аналого-цифровых выходного транзистора 17, затвор которого схем на МПД-транзисторах. соединен с выходом первого инвертора 25.

Цель изобретения — повышение точно- 5 Выход первого элемента И 22 соединен сти сравнения медленно меняющихся сиг- с входом элемента ИЛИ 24 и с С-входом налов за счет обеспечения независимости третьего D-триггера 32, другой вход элеменее от величины зоны нечувствительности. та ИЛИ 24 соединен с выходом второго элеНа фиг.1 изображена принципиальная мента И 23 и с С-входом четвертого электрическая схема компаратора; на 10 0-триггера 33, О-входы первого, второго, фиг.2 — временные диаграммы его работы. третьего и четвертого D-триггеров 18, 19, 32

Компаратор содержит источник 1 уп- и 33 соединены с шиной источника напряравляющего напряжения, первыйэлемент2 жения Е, С-входы 0-триггеров 18 и 19 соесмещения, состоящий из генератора 3 выте- динены с выходом усилителя 13, прямой кающего тока на транзисторе р-типа, токо- 15 выход первого D-триггера 18 соединен с вого отражателя 4 на транзисторах п-типа, первым входом первого элемента И 22, а ключа на транзисторе 5 п-типа, дифферен- инверсный выход с входом первого элеменциальный каскад 6, состоящий из диффе- та 20 задержки, выход которого соединен с ренциальной пары на первом, втором R-входом D-триггера 18, прямой выходвтотранзисторах7и 8р-типа, генератора 9тока 20 рого D-триггера 18, прямой выход второго на третьем транзисторе р-типа, токового от- 0-триггера 19 соединен с первым входом ажателя, выполненного на четвертом, пя- второго элемента И 23, инверсный выход том транзисторах 10 и 11 р-типа, усилитель соединен с входом второго элемента 2 а12собщимистоком, инвертирующийусили- держки, выход которого соединен с R-ахотель13,второйэлемент14смещения,состо- 25 дом второго D-триггера 19, второй вход ящий из генератора 15 втекающего тока на первого элемента И 22 соединен с выходом транзисторе п-типа, токового отражателя 16 третьего инвертора 27, с входом четвертого на транзисторах р-типа, ключа на транзи- инвертора 28 и через конденсатор 31 с обсторе 17 р-типа, первый, второй 0-триггеры щей шиной, 18 и 19, первый, второй инвертирующие 30 элементы 20 и 21 задержки, первый, второй Выход элемента ИЛИ 24 соединен с вхоэлементы И 22 и 23, элемент ИЛИ 24, пер-. дом второго инвертора 26, с затвором транвый, второй, третий, четвертый инверторы зистора р-типа первого КМДП-ключа 29 и с

25 — 28, первый, второй КМДП-ключи 29 и 30 затвором транзистора и-типа второго на транзисторах и- и р-типа. конденсатор 35 КМДП-ключа 30, исток транзистора р-типа

31, третий и четвертый О-триггеры 32 и 33, первого КМДП-ключа 29 соединен состоком шину источника напряжения (Е), третий и транзистора и-типа и с выходом усилителя четвертый элементы 34 и 35 задержки, 13, сток транзистора р-типа первого ДП затвор первого транзистора 7 ключа 29 соединен с истоком транзистора

27 с является соответственно неинвертирую- 40 п-типа, с входом третьего инвертора, с щим, а затвор второго транзистора 8 — ин- истоком и стоком транзисторов р- и и-типа вертирующим вх ющим входами компаратора, их второго КМДП-ключа 30, выходкоторогоявистоки объединены и подключены к выходу ляется выходом компаратора, сток и исток генератора 9 тока на транзисторе р-типа, которых соединены с выходом четвертого затвор которого соединен о соединен с источником 1 45 инвертора28, с вторым входом второгоэлеуправляющего напряж его напряжения, сток первого мента И 23, выход второго инвертора 26 транзистора 7 соединен с входом отражате- соединен с затвором транзистора п-типа ля тока, выполненного на транзисторах 10 и первого ключа 29, с затвором транзистора

11 и с выходами отражателей 4 и 16 тока. р-типа второго ключа 30, прямой выход

Выход отражателя тока дифференциально- 50 третьего 0-триггера 32 соединен с затвором го каскада 6 соединен со стоком транзисто- транзистора 5, а инверсный выход соединен ра 8 и с входом усилителя 12, выход с входом третьего инвертирующего элеменкоторого соединен с входом инвертирующе- та 34 задержки, выход которого соединен с

13, вхо отражателя 4 тока R-входом третьего D-триггера 32, прямой соединен с выходом генератора 3 тока на 55 выход четвертого О-триггера соединен с транзисторе р-типа, затвор которого под- входом первого инвертора25, а инверсный ключен к источнику 1 напряжения, исток выход соединен с входом четвертого инвервыходного транзистор от ора отражателя 4 тока тирующего элемента 35 задержки, выход коподключен кстокутранзистора 5, входотра- торого соединен с R-входом четвертого метена 1о тока соединен с выходом генера- D-тригГера 33.

1690184

10

20

30

40

55

Компаратор работает следующим образом, Предположим, что напряжение на неинвертирующем входе "+ компаратора монотонно возрастает со скоростью не более 1 мВ/мкс от очень малого или нулевого значения, а на инвертирующий вход "—" подается опорное напряжение, задающее порог компаратора (фиг.2), и пусть компаратор имеет зону нечувствительности 10 мВ. При этом первый 18, второй 19, третий 32 и четвертый 33 0-триггеры в начальный момент времени находятся в нулевом состоянии (фиг.2), первый КМДП-ключ 29 открыт, второй КМДП-ключ 30 закрыт, и напряжение низкого логического уровня с выхода инвертирующего усилителя 13 через последовательно соединенные третий 27 и четвертый

28 инверторы поступает на выход компаратора.

Ключ 5 первого элемента 2 смещения и ключ 17 второго элемента 14 смещения закрыты. Как только напряжение на неинвертирующем входе компаратора достигает зоны нечувствительности, возникает высокочастотная генерация с частотой 5 — 10 МГц (фиг.2, выход усилителя 13), при этом по переднему фронту этого сигнала переключается в единичное состояние первый 18

0-триггер и по заднему фронту сигнала переключается в единичное состояние второй

D-триггер 19 (фиг.2). Единичное состояние этих триггеров поддерживается неизменным до завершения интервала временной задержки f31, формируемой двумя элементами 20 и 21 задержки импульсного сигнала.

Длительность интервала временной задержки тз1 определяется величиной U3.H/2, где U .н — величина зоны нечувствительности компаратора; Vr — скорость изменения входного сигнала на неинвертирующем входе компаратора.

Напряжение высокого уровня на выходе третьего инвертора 27 является разрешающим для прохождения сигнала с прямого выхода первого D-триггера 18 на выход первого элемента И 22 (фиг.2), при этом блокируется прохождение сигнала с прямого выхода второго 0-триггера 19 на выход второго элемента И 23. Напряжение низкого уровня с выхода второго элемента И 23 поступает на один вход элемента ИЛИ 24, разрешая прохождение сигнала прямого выхода первого D-триггера 18 на выход элемента ИЛИ 24 (фиг.2), Сигнал высокого уровня на выходе элемента ИЛИ 24 открывает второй 30 и закрывает первый 29 КМДП-ключи выходного триггера-защелки, обеспечивая сохранение на выходе компаратора неизменного предыдущего нулевого логического состочн .я.

Появление на и ряжения высокого уров> я -.. выхода элемента И 22 переключает третий

0-триггер 32 в единичное состояние. поддерживаемое неизменным до завершения интервала временной задержки t3, формируемого третьим элементом 34 задержки.

Длительность интервала временной задержки t3 должна превышать интервал времени, необходимый для прохождения входным сигналом зоны нечувствительности компаратора. Напряжение высокого уровня на выходе третьего 0-триггера 32 открывает МДП-транзистор и-типа ключа 5, через который из дифференциального каскада 6 вытекает ток, определяемы.1 током генератора 3 вытекающего тока и соотношением размеров транзисторов токового отражателя 4, что эквивалентно мгновенному увеличению напряжения входного сигнала на неинвертирующем входе компаратора на величину 0 = 1 ы /цт, где leer — вытекающий ток, gr — крутизна характеристик входных транзисторов 7 и 8 входного дифференциального каскада 6 (фиг.2, пунктир, входной сигнал). Таким образом осуществляется регенеративная обратная связь на вход компаратора.

По окончании длительности единичного импульса на выходе первого 0-триггера 18 примерно в середине зоны нечувствительности выходкой сигнал инвертирующего усилителя 13 находится в устойчивом единичном состоянии, вновь открывается первый 29 КМДП-ключ и закрывается второй 30

КМДП-ключ и выходной сигнал инвертирующего усилителя 13 проходит на выход компаратора, фиксируя момент пересечения аналоговых медленных сигналов (фиг.2) Окончание единичного импульса на выходе третьего D-триггера 32 происходит после выхода входного сигнала из зоны нечувствительности компаратора, т.е. через задержку

t 2Ь1. При монотонном изменении входного сигнала компаратора на неинвертирующем входе от большого значения к малому или нулевому высокий логический сигнал с прямого выхода второго D-триггера 19 через открытый элемент И 23 (элемент И 22 будет блокирован сигналом низкого уровня с выхода третьего 27 инвертора), установит четвертый D-триггер 33 в единичное состояние на время, определяемое величиной задержки.четвертого элемента 35 задержки, примерно равное величине задержки третьего элемента 34 задержки. При.этом сигнал с инвертора 25 откроет ключ 17 второго элемента 14 смещения. В течение прохождения входным сигналом зоны нечувствительности на этот раз включается генератор втека1690184

45

55 ющего тока, что эквивалентно мгновенному уменьшению входного сигнала на неинвертирующем входе компаратора на величину

0 =- I BT/gT где I BT — втекающий ток; 9 крутизна характеристик входных транзисторов 7 и 8 (фиг,2, входной сигнал), т.е. осуществляется регенеративная связь, ускоряющая выход компаратора из зоны нечувствительности.

При появлении сигнала высокого уровня на выходе второго элемента И 23 закрывается первый 29 КМДП-ключ и открывается второй 30 КМДП-ключ, при этом выходной триггер-защелка запоминает предыдущее состояние высокого логического уровня. По окончании длительности единичного импульса на прямом выходе второго D-триггера.19, определяемой величиной U,./2V, и, соответственно, на выходе элемента ИЛИ

24 сигнал низкого уровня с выхода инвертирующего усилителя 13 через третий 27 и четвертый 28 инверторы поступает на выход компаратора, тем самым фиксируя момент пересечения аналоговых сигналов; Окончание единичного импульса на выходе четвертого D-триггера 33 произойдет после прохождения входным сигналом зоны нечувствительности компаратора.

Таким образом, за счет временной селекции управления генераторами втекающего, вытекающего тока и выдачи информации с выходного триггера-защелки значительно повышается точность сравнения медленно меняющихся сигналов.

Технический эффект заключается в повышении точности сравнения медленно меняющихся сигналов, которая для описываемого компаратора не зависит от величины зоны нечувствительности, Формула изобретения

Компаратор, выполненный на полевых гранзисторах, содержащий источник управляющето напряжения, первый элемент смещения, состоящий из генератора вытекающего тока, отражателя тока и ключа, последовательно соединенные дифференциальный каскад, усилитель с общим истоком и инвертирующий усилитель, шину источника напряжения, второй элемент смещения, содержащий генератор втекающего тока, отражатель тока и ключ, первый, второй D-триггеры, первый, второй нвертирующие элементы задержки, первый, второй элементы И, элемент ИЛИ, первый, второй, третий, четвертый инверторы, первый, второй КМПД-ключи на транзисторах и- и р-типа, конденсатор, а дифференциальный каскад выполнен на первом и втором транзисторах р-типа, затвор первого тран5

35 эистора является соответственно неинвертирующим, а затвор второго — инвертирующим входами компаратора, истоки первого и второго транзисторов объединены и подключены к выходу генератора тока дифференциального каскада на третьем транзисторе р-типа, затвор которого соединен с источником управляющего напряжения, сток nepeoro транзистора соединен с входом отражателя тока, выполненного на четвертом и пятом транзисторах п-типа, и с выходами отражателей тока первого и второго элементов смещения, выполненных соответственно на транзисторах и- и р-типа, выход отражателя тока дифференциального каскада соединен со стоком второго транзистора, вход отражателя тока первого элемента смещения соединен с выходом генератора вытекающег0 тока на транзисторе р-типа, затвор которого подключен к источнику управляющего напряжения, исток выходного транзистора отражателя тока первого элемента смещения подключен к стоку транзистора п-типа ключа, вход отражателя тока второго элемента смещения соединен с выходом генератора втекающего тока на транзисторе п-типа, затвор которого подключен к выходу источника управляющего напряжения, исток выходного транзистора отражателя тока второго элемента смещения подключен к стоку транзистора р-типа ключа, затвор которого соединен с выходом первого инвертора, выход первого элемента И соединен с входом элемента

ИЛИ, другой вход которого соединен с выходом второго элемента И, D-входы первого и второго 0-триггеров соединены с шиной источника напряжения, а С-входы — с выходом инвертирующего усилителя, прямой выход первого D-триггера соединен с первым входом первого элемента И, а инверсный выход — с входом первого инвертирующего элемента задержки, выход которого соединен с R-входом первого 0-триггера, прямой выход второго D-триггера соединен с первым входом второго элемента И, инверсный выход соединен с входом второго инвертирующего элемента задержки, выход которого соединен с R-входом второго D-триггера, второй вход первого элемента И соединен с выходом третьего инвертора, с входом четвертого инвертора и через конденсатор с общей шиной, выход элемента ИЛИ соединен с входом второго инвертора, с затвором транзистора р-типа первого КМПД-ключа и с затвором транзистора и-типа второго

КМПД-ключа, исток транзистора р-типа первого КМПД-ключа соединен со стоком транзистора и-типа и с выходом инвертирующего усилителя, сток транзисто1690184

8inЬ ой си на у

Cty

b>es ! de 2

I! ! !

g 8 in rp ф B indrs! ! !! !

Е8 -.Ç

g Hemic) Вмind24

ВикоР М

° o

Bain юг. ра р-типа первого КМПД-ключа соединен с истоком транзистора п-типа, с входом третьего инвертора, с истоком и стоком транзисторов р- и и-типа второго КМПДключа, сток и исток которых являются выхо- 5 дом компаратора и соединены с выходом четвертого инвертора, с вторым входом второго элемента И, выход второго инвертора соединен с затвором транзистора и-типа первого КМПД-ключа, с затвором транзи- 10 стора р-типа второго КМПД-ключа, о т л ич а ю шийся тем, что, с целью повышения точности сравнения медленно меняющихся сигналов, в него введены третий, четвертый

О-триггеры, третий, четвертый инвертирую- 15 щие элементы задержки, при этом выходы первого, второго элементов И соединены соответственно с С-входами третьего, четвертого D-триггеров, D-входы которых соединены с шиной источника напряжения, прямой выход третьего 0-триггера соединен с затвором транзистора и-типа ключа первого элемента смещения, а инверсный выход соединен с входом третьего инвертирующего элемента задержки, выход которого соединен с R-входом третьего D-триггера, прямой выход четвертого 0-триггера соединен с входом первого инвертора, а инверсный выход соединен с входом четвертого инвертирующего элемента задержки, выход которого соединен с R-входом четвертого

О-триггера.