Устройство для измерения частоты сигналов

 

Изобретение относится к измерительной технике и может быть использовано для измерения частоты непрерывных и импульсных сигналов в приемно-анзлизирующей аппаратуре при малом отношении сигнал/шум . Цель изобретения - уменьшение погрешности измерений путем определения максимума плотности вероятностей мгновенной частоты процесса -достигается введением блока 4 памяти, блока 7 перезаписи , элемента 6 памяти, вычитателя 12, блока 5 определения максимума и цифрового частотного детектора 2. Устройство также содержит формирователь 9 временного интервала , коммутатор 3, блок 8 управления. 4 з.п.ф-лы, 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 G 01 R 23/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4161596/21 (22) 15.12.86 . (46) 15.11.91. Бал. М 42 (72) В.B.Áëàòîâ (53) 621.317(088.8) (56) Авторское свидетельство СССР

М 840757, кл. G 01 R 23/00, 1979. (54) УСТРОЙСТВО ДЛЯ ИЗМЕРЕНИЯ ЧАСТОТЫ СИГНАЛОВ (57) Изобретение относится к измерительной технике и может быть использовано для измерения частоты непрерывных и импуль Ы 1691 764А1 сных сигналов в приемно-анализирующей аппаратуре при малом отношении сигнал/шум, Цель изобретения — уменьшение погрешности измерений путем определения максимума плотности вероятностей мгновенной частоты процесса — достигается введением блока 4 памяти, блока 7 перезаписи, элемента 6 памяти, вычитателя 12, блока 5 определения максимума и цифрового частотного детектора 2. Устройство также содержит формирователь 9 временного интервала, коммутатор 3, блок 8 управления. 4 з.п.ф-лы, 2 ил.

1691764

Изобретение относится к измерительной технике и может быть использовано для измерения частоты непрерывных и импульсных сигналов в приемно-анализирующей аппаратуре при малом отношении сигнал/шум.

Цель изобретения — уменьшение погрешности измерений путем определения максимума плотности вероятностей мгно венной частоты процесса.

На фиг,1 представлена структурная схема устройства для измерения частоты сигналов; на фиг,2 — временные диаграммы, .поясняющие работу устройства.

Устройство содержит последовательно соединенные формирователь 1 импульсов, цифровой частотный детектор (ЦЧД) 2» коммутатор 3, блок 4 памяти, блок 5 определения максимума и элемент 6 памяти, выход которого является выходом устройства, Выход блока 4 памяти соединен со своим входом записи через блок 7 перезаписи. Выход формирователя 1 подключен к первому входу (Bx.1) блока 8 управления (BY) непосредственно, а к второму входу (Вх,2) БУ 8 и к управляющему входу коммутатора 3 — через формирователь 9 временного интервала (ФВИ). Выходы БУ 8 с первого по седьмой подключены соответственно к второму и третьему входам блока 7 перезаписи, к входам счетчика,0 адреса столбцов и счетчика

11 адреса строк, к управляющему входу блока 4 памяти, объединенному с четвертым входом блока 7 перезаписи, с вторым и третьим входами блока 5 определения максимума. Выходы счетчика 10 соединень, с адресными шинами столбцов блока 4 памяти, выходы счетчика 11 соединены с второй группой входов коммутатора 3 непосредственно, а с входами элемента 6 памяти— через вычитатель 12.

Блок 6 управления выполнен в вид: последовательно соединенных опорного f„ ... ратора 13, первого ключа 14, первого делителя 15 частоты и второго делителя,6 частоты, первого триггера 17 и элемента И

18, выход которого соединен с управляющим входом ключа 14, выход делителя 15 частоты соединен с первым входом второго триггера 19 и через второй ключ 20 — c четвертым выходом БУ 8, первый вход которого подключен к вторым входам триггеров 17 и

19, а второй вход БУ 8 соединен с инверсным входом элемента И 18, с управляющими входами ключа 20 и третьего ключа 21 и управляющим входом дешифратора 22, разрядные шины которого подключены к разрядным выходам делителя 15 частоты, а выход Дешифрэтора 22 является седьмым выходом БУ 8. Выход ключа 14 соединен с

» 0 первый вход которогО соединен с сигнал=-ным входом регистра 29 сдвига, а второй вход — с тактовыми входами регистров 29,30 и 31 сдвига, На фиг,2 ffpepcTBB!!8! эп Орь. следующих напряжений: а — на выходе формирователя 1; б.в,ж,з,и,к,л — СООтпетстненно на выходах 5,1,2,3,4,6 и 7 блока Б управления, г- на выходе ФВИ 9; Д на выхода триггера

17, е — на выходе злеме:-:та И 1!8.

Устройство работает следую!цим Образом.

} }ИКЛ ИЗМ8»Г » Н}»}Я CO }8 » "И »» Р l = !! интервал измеоения Т,.; и интяо 18»} Обрабогки (на фиг.2 представлен коне, :} и;.т-:-,р,ала Г,; и сокращенный ин }ервал Оор fjo! ки), На интервале измерения происходит н-",«Îf!ë BH}ë8 данных о плотности вероятность .и..:.cB8l ной частоты процессе B блоке 4 памяти. На и}»тервзле Обработки прои водится анализ г}лотност»и вероятности» с»;f}Mf.,!,- } бло}.а 5

Определения максим „- ма неко&! }ск: *.а;c!!м fм плотности вероят -Ос ГО}: КО Г;.яь}1} -.Оогветствует частоте сиг;:ег а. входом четвертого ключа 23 и БГОрыь1 выходом Бу 8. Выход триггера 19, являющийся

ffATbfM выходом блока 8, соединен с управляющим входом ключа 23. Первый, четвертый и шестой выходь. БУ 8 соединены соответственно с выходами кл}очей 23»20 и

21, Третий выход БУ подклю-ген к выходу элемента ИЛИ 24, первый и B fof}oé входы которого соединены с выходами первого и третьего ключей 14 и 21, БлОк 7 n8p838fliëcM вь»полнен в виде последовательно со8диненных псраОГО Г}еги-» стра 25 сдвига, сумматора 26 и второго регистра 27 сдвига, выход ко.орогО является выходом блока 7, первый и втспой иходь}

KOTOPOf О СО8ДИН8НЫ СООТВ8 " » 38ЧНО С СИГнальным и тактовым входами регистра 25 сдвиГа, тр8тий вход блока * -!ареа элемент

28 задержки соединен с тактсяы :. входом, а чвтвертый вход блока 7 — с уг.р:}вля}ощим входом регистра 27 сдви-а.

Блок 5 определения маf".c.iì} ма вь}полнен в виде последовательнО соединенных регистров 29,30 и 31 сдвига, а также цифровых компараторов 32 и 33. Первая группа входов компаратора 32 соединена с выходами регистра 29 сдвига, вторые группы вхоДОВ компаратОров 32 и 33 Объединены и соеДинены с выходе} }и реГистра 30 сдаиГа, 30 первая группа входов компаратора 33 подключена к выходам p8f!;c} 31 сдвига. Вь-;— ходы компараторов 3. .. } 33 соединены соответственно с первь}м и вторым входами элемента И 34, третий вход которОГО подключен к третьему вход} блока "-, а выход элемента И 34 является вьгходом блока 5, 1691764

20

30

На вход устройства поступает смесь сигнала с частотой fc и узкополосного шума.

Формирователь 1 импульсов вырабатывает короткие импульсы (фиг.2а) в моменты пересечений процессом нулевого уровня в одну сторону. Передним фронтом эти импульсы запускают ЦЧД 2, на выходе которого фиксируется код мгновенной частоты процесса в виде номера i частотной полоски, в которую попал очередной период процесса, Общее количество и частотных полос определяется диапазоном перестройки сигнала и заданной точностью определения частоты. Значение i является адресом строки блока 4 памяти (БП), Код адреса попадает на его вход через коммутатор 3.

На каждом периоде по установленному адресу строки происходит перезапись, осуществляемая блоком 7 перезаписи, производится считывание информации из выбранной строки БП-4 и одновременная запись ее в регистр 25 сдвига блока 7, увеличение считанного числа на единицу с помощью сумматора 26 и повторная запись нового числа в ту же строку с помощью регистра 27 сдвига. Управление процессом считывания — записи осуществляет блок 8 управления. Длина строки m (количество столбцов) определяется наибольшим числом попаданий в частотную полосу и равна

m =!092 (бисти}.

В результате к концу интервала Ти в БП

4 в каждой 1-й строке записано число Р/ь которое равно количеству попаданий мгновенной частоты процесса в соответствующую частотную полоску, т,е, пропорционально плотности вероятностей мгновенной частоты процесса.

Интервал измерения определяется паузами между формируемыми ФВИ 9 импульсами, длительность которых определяется временем обработки mn/fT. где f — тактовая частота импульсов считывания. Начало и конец интервала Ти синхронизируются импульсами с выхода формирователя 1. В простейшем случае Ти может формироваться с помощью делителя частоты.

На втором этапе производится обработка накопленной информации, с помощью блока 5 определения максимума находится канал с наибольшим значением М/ тах С этой целью с помощью счетчика 11 последовательно перебираются адреса всех и строк. Из каждой строки число Р/; последовательно считывается в регистры 29 — 31 сдвига. Емкость каждого регистра, равная

m, соответствует длине строки БП 4. Поэтому в регистрах 29 — 31 размещаются числа их трех соседних строк, т.е. значения W из трех смежных частотных полос. С каждым шагом счетчика 1 i числа переписываются из левого регистра в правый, а в регистр 29 поступает новое число из БП 4. К концу обработки весь массив чисел оказывается пропущенным через регистры 29 — 31, Цифровые компараторы (ЦК) 32 и 33 выполняют функцию сравнения кодов двух чисел: А > B. Поэтому на выходах ЦК 32 и 33 одновременно появляется "1", когда число Wi в среднем регистре 30 больше, чем в соседних — 29 и 31, Числа сравниваются в нужный момент благодаря стробирующему импульсу, поступающему на третий вход элемента И 34. В этот момент времени в элемент 5 памяти записывается адрес текущей строки, уменьшенный на единицу с помощью вычитателя 12, т,е, номер частотной полоски, которо лу соответствует число в регистре 30 с максимальным значением W;„„„. В результате в элементе 5 памяти хранится код номера полоски, с которым совпала частота сигнала.

Блок 8 управления вырабатывает сигналы, необходимые для записи и считывания, Опорный генератор 13 формирует короткие импульсы, следующие с тактовой частотой

Задним фронтом импульса с выхода формирователя 1 триггеры 17 и 19 устанавливаются в единичное cîñòîÿíèå, и тактовые импульсы через открытый ключ 14 поступают на делитель 15 частоты с коэффициентом деления m и делитель 16 с коэффициентом деления "2". После прохождения m импульсов возвращается в исходное состояние триггер 19 (фиг.2б), а еще через m импульсов — триггер 17 (фиг.2д), Ключи 21 и 23 выполнены с элементами задержки для получения необходимых временных сдвигов. С помощью ключей 20,21,23 и элемента ИЛИ 24 производится формирование нужных последовательностей импульсов, приведенных на фиг,2. Дешифратор. ?2 обеспечивает выбор интервала времени r осле окончания считывания числа из БП 4.

Управляющий импульс, поступаю ций на второй вход БУ 8, переключает устройство в режим обработки. Фронтом этого импульса устанавливаются в нулевое состояние счетчики 10 и 11 и регистры 29 — 31 сдвига, спадом устанавливаются в нулевые состояния БП 4, регистры сдвига 25 и 27, счетчики 10,11 и триггеры 17 и 19. Кроме того, импульс с выхода ФВИ 9 подключает адресные шины строк БП 4 либо к ЦЧД 2, либо к счетчику 11, Таким образом, в конце цикла на выходе устройства хранится код, однозначно определяющий частоту сигнала. При этом погрешность измерения меньше, чем в известных устройствах, поскольку макси 1691764

55 мум плотности вероятностей мгновенной частоты процесса практически совпадает с частотой сигнала, а средняя частота при одинаковом отношении сигнал/шум заметно отличается, если частота сигнала не совпадает со средней частотой шума.

Преимущества предложенного устройства по сравнению с прототипом при измерении несущей частоты радиоимпульсов . выше, поскольку здесь не возникает проблемы детектирования слабого импульсного сигнала, и погрешность измерения по сравнению с соответствующими аналогами также меньше.

Формула изобретения

1. Устройство для измерения частоты сигналов, содержащее формирователь импульсов, счетчик, формирователь временного интервала, выход которого соединен с управляющим входом коммутатора, блокуправления, о т л и ч а ю щ е е с я тем, что, с целью уменьшения погрешности измерений путем определения максимума плотности вероятности мгновенной частоты процесса, введены блок памяти, блок перезаписи, элемент памяти, вычитатель, блок определения максимума и цифровой частотный детектор, выход которого через коммутатор подключен к адресным шинам строк блока памяти, выход считывания которого соединен с первыми входами блока определения максимума и блока перезаписи, выход которого подключен к входу записи блока памяти, первый выход счетчика соединен с второй группой входов коммутатора непосредственно и через вычитатель и элемент памяти — с выходом устройства, а второй выход счетчика — с адресными шинами столбцов блока памяти, выход формирователя импульсов подключен к входу частотного детектора, к первому входу блока управления и входу формирователя временного интервала, выход которого соединеч с вторым входом блока управления, первый и второй выходы которого соединены соответственно с вторым и третьим входами блока перезаписи, третий выход — с вторым входом счетчика, четвертый выход — с первым входом счетчика, пятый выход — c входом управления режимом записи блока памяти и четвертым входом блока перезаписи, вестой и седьмой выходы — соответственно с вторым и третьим входами блока определения максимума, выход которого подключен к управляющему входу элемента памяти.

2. Устройство по п.1, отл и ч а ю ще ее я тем, что блок управления выполнен в виде первого и второго делителей частоты, первого и второго триггеров, опорного генератора, элемента И, первого, второго, третьего и четвертого ключей, элемента ИЛИ и дешифратора, причем опорный генератор через первый ключ соединен с входом первого делителя частоты, первый выход которого соединен с входом второго делителя частоты, выход второго делителя частоты соединен с входом первого триггера, выход которого соединен с первым входом элемента И, выход которого соединен с управляющим входом первого ключа, выход первого делителя частоты соединен с первым входом второго триггера и через второй ключ — с четвертым выходом блока управления, первый вход которого подключен к вторым входам обоих триггеров, а второй вход соединен с инверсным входом элемента И, с управляющими входами второго и третьего ключей и управляющим входом дешифратора, разрядные шины которого подключены к разрядным выходам первого делителя частоты, а выход дешифратора соединен с седьмым выходом блока, выход первого ключа соединен с входом четвертого ключа и вторым выходом блока управления, выход второго триггера соединен с пятым выходом блока управления и с управляющим входом четвертого ключа, первый, четвертый и шестой выходы блока соединены соответственно с выходами четвертого, второго и третьего ключей, а третий выход блока подключен к выходу элемента ИЛИ, первый и второй входы которого соединены соответственно с выходами первого и третьего ключей.

3Устройство по п.1, о тл и ч а ю щ е ес я тем, что блок определения максимума выполнен в виде последовательно соединенных трех регистров сдвига и двух цифровых компараторов, первые группы входов первого и второго компараторов соединены соответственно с выходами первого и третьего регистров сдвига, вторые группы входов первого и второго компараторов объединены и соединены с выходами второго регистра сдвига, выходы обоих компараторов соединены соответственно с первым и вторым входами элемента И, третий вход которого подключен к третьему входу блока. а выход соединен с выходом блока, первый вход которого соединен с сигнальным входом первого регистра сдвига, второй вход— с тактовыми входами всех регистров сдвига.

4. Устройство по п.1, о т л и ч а ю щ е ес я тем, что блок перезаписи выполнен в аиде последовательно соединенных первого регистра сдвига, сумматора и второго регистра сдвига, а также элемен.га задержки, выход второго регистра сдвига соединен с выходом блока перезаписи, первый и вто10

1691764 рой входы блока перезаписи соединены соответственно с сигнальным и тактовым входами первого регистра сдвига, третий вход блока через элемент задержки соединен с тактовым входом, а четвертый вход — c управляющим входом регистра сдвига, второй вход сумматора соединен с шиной контакта "1".

Составитель В.Величкин

Техред M.Mîðãåíòàë Корректор О. Кундрик

Редактор М,Келемеш

Заказ 3925 Тираж Подписное

ВНИИПИ Государственного комитете flo изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 И

3и

8 ЮФЮ

5п е

ИВ

g бУ.

5. Устройство по п.1, о тл и ч а ю щеес я тем, что счетчик выполнен в виде счетчика адреса строк и счетчика адреса столбцов, входы и выходы которых подключены

5 соответственно к первым и вторым входам и выходам счетчика.