Цифровой синтезатор частот

 

Изобретение относится к радиотехнике. Цель изобретения - расширение диапазона выходных частот. Цифровой синтезатор частот содержит опорный генератор 1. первый накопитель 2 кодов, первый регистр 3 памяти , перемножитель 4 кодов, блок 5 управляемой задержки, формирователь 6 кода частоты , формирователь 7 кода сдвига, блок 8 сдвига кода, формирователь 9 обратного кода , второй накопитель 10 кодов, третий накопитель 11 кодов, второй регистр 12 памяти, делитель 13 частоты с фиксированным коэффициентом деления, делитель 14 частоты с переменным коэффициентом деления . В цифровой синтезатор частот введены узлы, обеспечивающие периодическую коррекцию содержимого регистров второго и третьего накопителей 10 и 11. Точное значение кода, который должен быть сформирован на выходе второго накопителя 10 через 2k тактов опорного генератора 1, вычисляется за время 2kT0 в первом накопителе 2. 4 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (si)s Н 03 В 19/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛ6СТВУ

», i

I»

I»

1 (21) 4707013/09 (22) 19.06.89 (46) 15.11.91. Бюл. М 42 (72) И.А.Раков (53) 621.373.42(088.8) (56) Авторское свидетельство СССР

1Ф 629632, кл. Н 03 В 19/00, 06.08,76.

Авторское свидетельство СССР

: М 1304586, кл. Н 03 К 23/66, 1986. (54) ЦИФРОВОЙ СИНТЕЗАТОР (57) Изобретение относится к радиотехнике.

Цель изобретения — расширение диапазона выходных частот, Цифровой синтезатор частот содержит опорный генератор 1, первый накопитель 2 кодов, первый регистр 3 памяти, перемножитель 4 кодов, блок 5 управля- .

Изобретение относится к радиотехнике и может быть использовано в радиолокационной, связной и измерительной аппаратуре.

Целью изобретения является расширение диапазона выходных частот.

На фиг.1 представлена структурная электрйческая схема цифрового синтезатора частот; на фиг.2 — пример реализации второго накопителя кодов; на фиг.3 — пример реализации третьего накопителя кодов; на фиг.4 — пример упрощенной реализации третьего накопителя кодов.

Цифровой синтезатор частот содержит опорный генератор 1, первый накопитель 2 кодов, первый регистр 3 памяти, перемно житель 4 кодов, блок 5 управляемой задержки (БУЗ), формирователь 6 кода частоты (ФКЧ), формирователь 7 кода сдвига (ФКС), блок 8 сдвига кода (БСК); формирователь 9

„„5U,, 1691926 А1 емой задержки, формирователь 6 кода частоты, формирователь 7 кода сдвига, блок 8 сдвига кода, формирователь 9 обратного кода, второй накопитель 10 кодов, третий накопитель 11 кодов. второй регистр 12 памяти, делитель 13 частоты с фиксированным коэффициентом деления, делитель 14 частоты с переменным коэффициентом деления. В цифровой синтезатор частот введены узлы, обеспечивающие периодическую коррекцию содержимого регистров второго и третьего накопителей 10 и 11. Точное значение кода, который должен быть сформирован на выходе второго накопителя 10 через 2 тактов опорного генератора 1, вычисляется эа время 2 То в первом накопите-

k ле 2. 4 ил.

1 обратного кода, второй 10 и третий 11 накопители кодов, второй регистр 12 памяти. делитель 13 частоты с фиксированным коэффициентом деления (ДФКД) и делитель 14; частоты с переменным коэффициентом де- о ления (ДПКД).

Второй накопитель 10 содержит сумма-, О тор 15 кодов, мультиплексор 16 и регистр 17, Я памяти. о

Третий накопитель 11 содержит сумма-, тор 18 кодов, блок 19 вычитания, мульти-, плексор 20 и регистр 21 памяти.

° урръ

Упрощенный вариант выполнения третьего накопителя включает инвертор 22, блок 23 вычитания, мультиплексор 24 и регистр 25 памяти;

Цифровой. синтезатор частот работает следующим образом.

Равномерный импульсный выходной . поток опорного генератора 1 преобразуется

1691926 в ДФКД 13 с коэффициентом деления 2 в к последовательность импульсов с частотой

1,/2 и длительностью Т<, == 1/т,.

По фронту этих импульсов в ФКЧ 6 вычисляется очередное значение кода частоты

К . Этот код поступает на вход ФКС 7, выходной код Кп которого определяется числом и старших разрядов код К, равных нулю. Под ..;ейс : вием кода К > код К сдвигается в БСК

Ы в сгорону старших разрядов таким обра зом, по старший разряд преобразованного

:<ода Kt = 2 Kf равен единице, Сдвиг кода частоты К эквивалентен умножению его на 2". При,этом обеспечивается эффективное использование частотных возможностей элементной базы, так как цифровой синтезатор работает в верхней октаве возможного диапазона изменения кода 0 < К < 1(0,5 Кг< 1), Одновременно уменьшается необходимая разрядность вычислительных узлов, что повышает верхнюю . "ан лцу диапазона частот синтезируемых

";и;н,—.лов, Для обеспечения первоначально:;.. ос о ветст,-ия между кодом частоты К и .и;-ггэзируемой частотой выходной сигнал

Б > 3 — поступает на выход цифрового синтезатора час гог через ДПМД 14 с переменным коэффициентом деления 2", задаваемым поступающим на его управляющий вход вы, ходным кодом Кл ФКС 7 .

При этом происходит дополнительное снижение фазовых ошибок в 2" раз.

Код, образованный Р старшими разря, дами кода kg, интегрируется вторым накопи телем 10 с емкостью 1,.который тактируется с частотой 4 импульсами, поступающими на его "=:êòîâûé вход с выхода опорного генератор . !, Импульсы переполнения второго наксг.ителя 10 образуют неравномернук> пес едовательность со средней частотой fc, которая поступает на сигнальный вход БУЗ

5. Каждый из этих импульсов задерживается таким образом, что обеспечивается равномерная (с определенной точностью) выходная последовательность. Величина задержки г задается кодом задержки

Кг =- rto, вычисляемым с частотой fp в третьем. >-,акопителе 11 и поступающим с его выхода на кодовый вход БУЗ 5.

P,û÷èoëåHèå кода задержки происходит следук>щим образом, Необходимая для получения равномерной последовательности задержка т(j) j-го импульса переполнения накопителя кодо э определяется отношением выходного кода накопителя (кода фазы К / ) после переполнения Кф) к коду частоты КЯ), поступающему на вход накопителя в течение такта, предшествующего переполнению: s (j*) =

To(1- К ()*) /Kf(j*)) To(1-K g (j*)j ToK g (j*) (1) где j* — номера j тактовых импульсов накопителя, вызывающих его переполнение.

Код фазы К >о) формируется как результат суммирования входного кода Кф) с предыдущим значением кода фазы Кф 0-1) по модулю M = 1 (M — емкость накопителя кодов). При этом

٠— 1> + кф) mod1

15 = +1m > (2)

К вЂ” 1) 1

К(J J

Если Кф) = К О-1), то

1> + 1 )п сД ", <З)

Таким образом, в любом такте, в котором не происходит изменение кода частоты, I вычисление кода Kr(j) может быть выполнено накопителем кодов с емкостью 1/К©, входной код которого равен единице. Код

25 задержки Kr (j) = 1 -Kt (j) с несущественной разницей в единицу младшего значащего разряда определяется инверсией кода 6 О). . Вычисление кода Kr(j) реализуется третьим накопителем 11, а инверсия -соответствую30 щим выполнением цепей управления БУ35.

Поскольку на вход второго накопителя

10 поступают лишь Р старших разрядов

> кода частоты Rf, а на вход третьего накопителя 11 — g старших разрядов кода 1(Kf)

35 (число разрядов точного значения этого кода в общем случае бесконечно), то при рекурсивных процессах в этих накопителях неизбежно накопление ошибок усечения.

Поэтому в предлагаемый синтезатор

40 введены узлы. обеспечивающие периодическую (с частотой fo/2") коррекцию содержимого регистров второго и третьего накопителей 10 и 11. Кроме того, при этом обеспечивается выполнение условия (2), по45 скольку смена кода частоты производится одновременно с коррекцией и не приводит к сбоям в работе.

Коррекция осуществляется следующим образом, 50 Первый накопитель 2 с частотой fo/2 к интегрирует код 2 Кф), j = 2 !, поступающий ,кл к на его вход код частоты с выхода БСК ф.

Здесь j = 1, 2... При этом умножение кода Kf на 2 обеспечивается соответствующим

55 подключением разрядов (co сдвигом на К разрядов влево).

Выходной код Кф первого накопителя

2, емкость которого равна 1, определяется соотношением

1б91926

KP =-2"(1+1)) = f(KQS=2 1) + 2"Кф = 2 )) (4) где Ц ) — функция взятия дробной части.

Код Кф фиксируется фронтом выходного импульса ДФКД 13.

Поскольку при j Ф 2 i изменение кода

К1 не происходит, то через 2" тактов опорного генератора 1 с номерами от J = 2 i + 1 до

J = 2 (i+1) выходной код второго накопителя

К

10 будет равен Щ = 2 (1+1)), если не учитывать ошибку усечения кода К до P разрядов. Поскольку эта ошибка не превышает

2, то обусловленная ею погрешность выходного кода за 2 тактов н6 превысит 2

К К-P

При Р > К ошибка усечения не скажется на сигнале переполнения второго накопителя

10, так как этот сигнал соответствует весу разряда кода 2 = 1, равному емкости второго накопителя 10:

Таким обкоаэом, точное значение кода

Kg(j = 2 + 2 ), который должен быть сформирован на выходе второго накопителя 10 через 2" тактов опорного генератора 1 вычисляется за время 2 То в первом накопите- 25 к ле 2.

8 интервале времени между фронтами

I-ro и (1+1)-го импульсов входного сигнала

ДФКД 13 в перемножителе 4 кодов формируется код

+ 3O кт (i =2!") = Кф =гР)ф",() =2i"), Разрядность перемножителя 4 по входу для получения заданной точности коррекции I должна быть не менее(1+ К), поскольку в каждом такте частоты fo при рекурсивном 35 вычислении Кто) производится одна операция вычитания, при которой ошибка не превышает единицы младшего значащего разряда. Таким же должно быть и число дробных разрядов тр(,тьего накопителя 11, 40 емкость которого 1/Кг, определяемая выходным кодом первого регистра 3, удовлет- воряет условию 1 < 1/Кг < 2. Таким образом, общая разрядность третьего накопителя 11 должна быть равна I+K+1. При таких услови- 45 ях разрядности перемножителя 4 по входам кода частоты Кг и фазы Кф должны быть не менее (I+I(+4) и (I+K+3) соответственно.

Код К (j = 2кi) заносится во второй регистр 12 фронтом О+1) ro выходного импул ь- - 0 са ДФКД 13. В течение длительности этого импульса код Kr(j = 2 i) устанавливается на входе второго регистра 12, код Кф() = 2 (i+1)) — на выходе первого накопителя 2. Кроме того, второй и третий накопители 10 и 11 подготавливаются к приему информации с входов коррекции. Ближайший импульс опорного генератора 1 осуществляет запись во второй и третий накопители 10 и 11 точныхзначений кодов Кф=2 ((+1))и КтД =2 !) соответственно. Эти коды поступают на выходы второго и третьего накопителей 10 и

11. Одновременно изменяется сигнал на их управляющих входах (срез (j+1)-ro выходного импульса ДФКД 13) и устанавливается режим восприятия информации с входом кода частоты и управления емкостью соответственно.

Таким образом, каждые 2 тактов опорк ного генератора 1 осуществляется коррекция кодов К2/) и Кт, вычисляемых реурсивно вторым и третьим накопителями 10 и 11. При этом последние интерполируют точные выличины кодов K tP и Кг, вычисляемые в первом накопителе 2 и перемножителе 4 кодов.

На частоте опорного генератора 1 работают лишь второй и третий накопители 10 и

11 небольшой разрядности К+(2...4) и i+K+1 соответственно, где К = 2...4, I = б...8, а также

БУЗ 5 и ДФКД 13 и ДПКД 14. Поэтому невысокое быстродействие многоразрядных вычислительных узлов синтезатора — первого накопителя 2, перемножителя 4 (20...32 и (n+I+2)(n+I+3), соответственно, а также формирователя 9 обратного кода (и+1+4) не ограничивает диапазона частот синтезируемых сигналов.

Уменьшение необходимой разрядности этих узлов за счет нормирования диапазона измерения кода Kf обеспечивает. уменьшение параметра К (повышение их тактовой частоты fo/2К), уменьшения разрядностей быстродействующих узлов и дополнительное расширение диапазона частот синтезируемых сигналов.

Первый накопитель 2 может быть выполнен на основе комбинационного сумматора, информация с выхода которого поступает на один из входов через регистр.

При"разрядности кода частоты К, равной Р, разрядность первого накопителя 2 должна быть равной(Р-К), поскольку код 2 к, постук6 пающий на его вход, содержит К младших нулевых разрядов, а старшие целые разряды этого кода в вычислениях не участвуют (см. формулу (4)).

Второй накопитель 10 (фиг.2) аналогичен первому, однако связь между выходом сумматор 15 и входом регистра 16 выполнена через мультиплексор 17,, второй вход которого является входом коррекции второго накопителя 10. Выходной сигнал ДФКД 13 поступает на управляющий вход мультиплексора, обеспечивая режим коррекции.

Третий накопитель 11 (фиг.3) выполнен, с переменной емкостью. В таком накопителе выходной код Kr(j-1) суммируется с входным (в данном случае "1") в сумматоре 18, а

1691926 1)< 1/Кг - 1, т,е. во всяком случае при Кт (J-1)П. результат сравнивается в блоке 19 вычитания с кодом ел1кости 1/6(1), определяющим емкость третьего накопителя 11. Если K z(J1)+1 > 1/60). то накопитель в )-м такте переполняется. В этом случае разность (Kz /J-1)+1)-1/Щ), вычисляемая в блоке 19 вычитания, положительна и соответствующий сигнал переполнения на его выходе обеспечивает подключение его кодового выхода через мультиплексор 20 к кодовому входу регистра 21, Очередной импульс с выхода опорного генератора 1 фиксирует эту разность в регистре 21. Если же разность отрицательна, то сигнал на выходе блока 19 вычитания обеспечивает запись через мультиплексор 20 IB регистр 21 выходного кода сумматора 18 Kz(J).= Кто-1)+1.

Третий накопитель 11 можно упростить (фиг.4), если учесть реальные диапазоны из менения кодов 1 < 1/Кф) < 2, 0 < Кф Щ < 1, lg< Kz O) < 2. При этом код Kz содержит 1 дробных разрядов. Поскольку старшие разряды кодов 1 /Щ) и (К z(j-1)+1), сравниваемые в вычитающем блоке 23, равны "1™, появляется возможность перейти к сравнению кода Kz 0-1) и кода (1./Кф)-1), получае мого из 1/14)) отбрасыванием старшего разряда. Сумма Kz(j-1) необходима при этом лишь для записи в регистр 25 при отрицательном значении разности (Kz (J-1)+11/Kf0)). Поскольку 1 < 1/1k < 2, то разность . йожет быть отрицательной лишь при Kz (JСтарший разряд такого кода Kr 0-1) равен нулю, поэтому получение суммы. Кг (J-1)+1 сводится к инверсии его старшего разряда.

Таким образом, роль, сумматора 18 в структуре третьего накопителя 11 может выполнять инвертор 22.

8 качестве ФКС 7 возможно использование приоритетного шифратора, выходной двоичный код которого определяется номером самого старшего единичного разряда входного кода, ФКС 8 может быть реализован на программируемом многоразрядном сдвигателе. Формирователь 9 кода целесообразно выполнять на основе постоянных запоминающих устройств.

БУЗ 5 содержит нерегулируемую и регулируемую части. Первая. из них может быть реализована в виде регистра сдвига и должна обеспечивать задержку импульсов переполнения второго накопителя 10, . синхронных с импульсами опорного генератора 1, на 2 "Т . Это необходимо в связи с наличием такой же задержки в формировании кода по сравнению с кодами К и К, .

Обязательным требованием к регулируемой части является сохранение работоспособности при интервале следования входных импульсов, равном максимальному времени задержки.

Таким образом, использование интерполирующих алгоритмов вычислений кодов обеспечивает снижение требований к многоразрядным узлам и расширение диапазона частот синтезируемых сигналов.

Нормировка кода частоты, кроме повышения верхней рабочей частоты, обеспечивает уменьшение разрядностей вычислительных узлов, а следовательно, снижение аппаратурных и энергетических затрат.

Формула изобретения

Цифровой синтезатор частот, содержащий опорный генератор. последовательно соединенные первый регистр памяти и перемножитель кодов. первый накопитель кодов и блок управляемой задержки, о т л ич а ю шийся тем, что, с целью расширения диапазона выходных частот, в него введены последовательно соединенные формирователь кода частоты, формирователь кода сдвига частоты. блок сдвига кода частоты и второй накопитель кодов, последовательно соединенные делитель частоты с фиксированным коэффициентом деления и третий накопитель кодов, формирователь обратного кода, второй регистр памяти и делитель частоты с переменным коэффициентом деления, сигнальный и установочный входы которого подключены соответственно к выходу блока управляемой задержки и выходу формирователя кода сдвига, первый тактовый вход второго накопителя кодов объединен с тактовым входом третьего накопителя кодов, тактовым входом блока управляемой задержки и входом делителя частоты с фиксированным коэффициентом деления и подключен к выходу опорного генератора, тактовый вход первого регистра памяти объ- единен с тактовым входом второго регистра памяти, тактовым входом первого накопителя кодов, вторым тактовым входом второго накопителя кодов и тактовым входом формирователя кода частоты и соединен с выходом делителя частоты с фиксированным коэффициентом деления, выход формирователя кода частоты подключен к второму входу блока сдвига частоты, выход которого соединен с кодовым входом первого накопителя кодов и входом формирователя обратного кода, выход которого подключен к кодовому входу первого регистра памяти, выход которого соединен с управляющим входом третьего накопителя кодов, выход первого накопителя кодов подключен к вхо1691926

10 ду коррекции второго накопителя кодов и .второму входу перемножителя кодов, выход которого соединен с входом второго регистра памяти, вход коррекции и выход третьего накопителя кодов подключены соответственно к выходу второго регистра памяти и кодовому входу блока управляемой задержки, импульсный вход которого соединен с выходом пеаеполнения второго накопителя

5 кодов.

1691926

Составитель Ю.Ковалев

Техред М.Моргентал Корректор М. Шароши

Редактор А.Лежнина

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101

Заказ 3933 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5