Буферное динамическое оперативное запоминающее устройство

 

Изобретение относится к технике запоминающих устройств, в частности к запоминающим устройствам динамического типа, и может быть использовано в системах сбора , регистрации и обработки информации Цель изобретения - повышение быстродействия устройства. Устройство содержит накопитель, счетчик, дешифратор, переключатель, первый блок буферных регистров и накопитель, второй блок буферных регистров, блок управления. Устройство может использоваться для записи цифровых сигналов в диапазоне тактовых скоростей, а также поедставляет возможность записывать различное количество входных информационных сигналов без изменения структуры устройства. Считывание записанной информации может производиться в широком диапазоне тактовых скоростей. 13 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 G 11 С 19/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4722409/24 (22) 06,05.89 (46) 30.11.91. Бюл. N 44, (72) А.Г.Акимов, Н.Ю.Виноградов, А.А.Галла, Л.Н.Макарова и B.À.Måäâåäåa (53) 681.327.6 (088,8) (56) Авторское свидетельство СССР

М 1251181, кл, 6 11 С 19/00, 1985.

Авторское свидетельство СССР

М 1019492, кл. G 11 С 11/00, 1983. (54) БУФЕРНОЕ ДИНАМИЧЕСКОЕ ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к технике запоминающих устройств, в частности к запоминающим устройствам динамического типа, и может быть использовано в системах сбоИзобретение относится к запоминаю-. щим устройствам, в частности к запоминающим устройствам динамического типа, и может быть использовано в системах сбора, регистрации,и обработки многоканальной измерительной информации.

Целью изобретения является повышение быстродействия устройства.

На фиг.1 представлена блок-схема,буферного динамического оперативного запоминающего устройства; на фиг.2 блок-схема блока управления; на фиг.3 и4— блок-схема распределителя сигналов, варианты; на фиг.5 — блок-схема формирователя управляющих сигналов; на фиг.6 — блок-схема формирователя тактовых огибающих; на фиг,7 — блок-схема формирователя сигналов; на фиг.8 — блок-схема формирователя сигналов считывания; на фиг.9 — блок-схема.,. Ы 1695388 Al ра, регистрации и обработки информации, Цель изобретения — повышение быстродействия устройства. Устройство содержит накопитель, счетчик, дешифратор, переключатель, первый блок буферных регистров и накопитель, второй блок буферных регистров, блок управления. Устройство может использоваться.для записи цифровых сигналов в диапазоне тактовых скоростей, а также поедставляет возможность записывать различное количество входных информационных сигналов без изменения структуры устройств"", Считывание записанной информации может производиться в широком диапазоне тактовых скоростей. 13 ил, переключателя; на фиг 10...13 — временные диаграммы работы узлов устройства.

Буферное динамическое оперативное запоминающее устройство содержит пере- 0 ключатель 1, распределитель 2 и 3 сигналов, «О блок 4 буфеоных регистров, накопитель 5, Ql блок 6 буферных регистров, блок 7 управле- (д) ния, блок элементов И-ИЛИ-НЕ 8, дешифра- Со тор 9, счетчик 10 адресов, счетчик 11 регенерации, информационные выходы 12, вход 13 сигнала диапазона, вход 14 сигнала записи, тактовый вход 15, входы 16...23 числа сигналов. вход 24 сигнала сброса, выходы

25...29 разрешения распараллеливания блока. 7 управления, адресные входь: 30 и 31, выходы 32„.44 блока 7 управления, входы

45, 46 блока 7 управления, выход 47 сигнала окончания записи устройства, вход 48;

Блок управления (фиг.2) содержит формирователь 49 тактовых огибающих, генера1695388

10 тор 50 тэктовых импульсов, формирователь

51 управляющих сигналов, формирователь

52 сигналов, блок элементов И-ИЛИ 53, элемент 4-ЗИ-2ИЛИ-НЕ 54, элемент 4-3-2ИЗИЛИ-HE 55, формирователь 56 сигналов считывания, элемент 2И 57, элемент 2И-НЕ

58, выход 59 формирователя 51 управляющих сигналов, выход 60 генератора 50 тактовых импульсов и элемент НЕ 61, Распределитель сигналов (фиг.3) содержит блоки 62...68 регистров сдвига, первый

69 л второй 70 элементы З-ЗИЛИ-2И, 2-2-22ИГ! И-4И 71 и 72, элементы 3-ЗИЛИ-2И 73 и

74, блок 75 регистров сдвига и элемен НЕ

76.

В -орой распределитель сигналов (фиг.4) содержит элементы 3-3-3-ЗИЛИ-4И

77...80, элементы 3-3-ИЛИ-2И 81.„83, блоки

84...92 регистров сдвига.

Формирователь управляющих сигналов (фиг.5) содержит элементы 2 ИЛИ/2ИЛ И-Н Е

93 и 94, 4-3-2-2ИЛИ-4И 95, делители 96, 97; элемент 3-2ИЛИ-2И 98, элемент НЕ 99, делители 100 и 101, триггер 102, элемент 4-32-2ИЛИ-4И 103, элемент 2-2И-2ИЛИ-НЕ

104, триггеры 105 и 106, элементы НЕ 107 и

108, элемент 4-3-2-2ИЛИ-4И 109, делитель

110, элементы НЕ 111, 112, триггер 113.

Формирователь 49 тактовых огибаюьцих (фиг.á) содержит блок 114 регистров сдвига, элемент .ОИЛИ-НЕ 115, элемент

2ИЛИ-НЕ 116, элемент ЗИЛИ-HE 117, элемент 2ИЛИ-HF 118, элемент 4ИЛИ-НЕ 119, и элемент НЕ 120.

Формирователь 52 сигналов (фиг.7) содержит элсмент НЕ 121, триггеры 122...124 и элемент 3-2ИЛИ-2И 125.

Формирователь 56 сигналов (фиг.8) считывания содержит триггеры 126...128, Переключатель 1 (фиг.9) содержит элементы 2-2ИЛИ-2И 129„.132, элементы 2-2-22ИЛИ-4И 133...135 и элемент 2ИЛИ 136, .

Устройство работает в трех режимах:

"Заплсь","Регенерация","Чтение", В режиме "Запись" в начальный момент времени на четвертый вход устройства подается импульс определенного уровня, что приведет к установке в исходное состояние триггеров, счетчиков и других элементов, расположенных в счетчике и блоке управления.

Далее на группу управляющих входов устроАсгеа подается комбинация из восьми сигналов, задающая количество поданных на информационные входы переключателя сигналов, подлежащих записи, на третий вход устройства подается тактовая скорость

F записываемых информационных сигналов, Установкой определенного (низкого или высокого) уровня сигнала "Диапазон" нэ первом входе уст ройства задается диа—

55 пазон (нижний или верхний) записи информационных сигналов, Если скорость F информационных сигналов меньше

F< 5 МБИТ/С, то запись необходимо произ-, водить в нижнем диапазоне — уровень логического нуля сигнала "Диапазон" транзисторно-транзисторной логики (ТТЛ), в противном случае — в верхнем диапазоне — уровень логической единицы

ТТЛ-сигнала "Диапазон".

Рассмотрим работу устройства в верхнем диапазоне, т.е. при наличии на входах переключателя сигналов с F < 5 МБИТ/С, и при высоком уровне ТТЛ на первом входе устройства, Режим "Запись" инициируется подачей на второй вход устройства сигнала определенного уровня. В результате переключатель, первый и второй распределители и блок управления установятся в нужный режим работы. В переключателе произойдет подключение информационных сигналов к выходам первой и второй групп выходов, В блоке управления с первой группы выходов на третьи группы входов первого и второго распределителей подаются сигналы, разрешающие распараллеливание входных информационных сигналов на определен ное количество последовательностей. Так, если записывается устройством один или два информационных сигнала, то последние рэспараллеливаются как первыми, так и вторым распределителями на шестьдесят последовательностей. При трех или четырех информационных сигналах на входах устройства происходит их распараллеливание на сорок или тридцать и оследовател ь н остей кажды и сигнал соответственно, параллельно этому блоку управления формируются из тактовой скорости F управляющие сигналы регистрации адресов строк RAS, столбцов СА S u выбор режима "Запись/Чтение" (WE) элементов памяти, которые через четвертую и пятую группы выходов подаются на управляющие входы накопителя. Следует отметить, что длительность сигналов RAS, CAS, WE равна:

К К

F Т7Т—, К Т где К вЂ” количество последовательностей, полученных в результате распараллеливания одного информационного сигнала, т.е. К может быть равен бф 4Ф, ЗФ. Одновременно с третьей группы выходов блока управления подаются два сигнала, которые:

- стробируют в первом блоке буферных регистров символы, присутствующие на его информационных входах, т.е, запоминают1695388 ся одновременно каждые бф 4фили Зфсим- При тактовой скорости F информационволов в зависимости от количества сигналов ных сигналов меньше 5 МБИТ/С устройство на входе устройства, В результате в первом производит запись сигналов в нижнем диаблоке хранится в общем сто двадцать сим- паэоне, Для этого на первый вход устройстволов до прихода следующего строба; 5 ва необходимо подать нулевой уровень ТТЛ. — активизируют выходы первого блока Различия работы устройства в нижнем и буферных регистров, в результате чего на верхнем диапазонах лишь в том, что в кижста двадцати входах накопителя появятся нем диапазоне сигналы управления RAS, сто двадцать хранящихся в блоке символов. CAS, WE режимами работы накопителя форПериодактивиэациивыходовпервогоблока 10 мируются от ГТИ, расположенного в блоке буферкых регистров равен периоду следо- управления, а не от тактовой скорости F вания сигкала RAS регистрации адресов информационного сигнала. Стробирование сТ ок элементов памяти накопителя. Счет- . данных в первом блоке буферных регистров тр ичик о и ф рм рует 14-разрядные адреса, кото- производится так же, как и в верхнем д аяК Р=К Т, рые коммутируются блоком элементов 15 паэоне, т.е. один раэ эа время / 1=

И-ИЛИ-НЕ в две комбинации по семь сим- где К=6ф, 4ф или Зф. Активизация выходов волов и подаются на адресный вход накопи- первого блока буферных регистров проиэтеля. Период формирования нового адреса водится только после стробирования данрав авен периодууправляющих сигналов RAS, кых, а период активизации равен одному

CAS, ЧЧЕ. 20 периоду следования сигнала RAS. СтробиСледует отметить, что при одном инфор- рование данных первым блоком буферных мационном сигнале на входе устройства регистров и активизация его выходов синхпроизводится регистрация данных сначала рониэируются формирователем, распслов первой половине накопителя, затем во женным в блоке управления устройства. второй. В момент заполнения второй поло- 25 Для чтения данкых из накопителя необвины объема накопителя в первой половине ходимо на первую группу адресных входов производится регенерация информации устройства подать 14-разрядный адрес, почтения данных из элементов памяти. Это сле чего на пятый вход устройства подать кто ый и еоб азясь в достигается тем, что счетчиком 10 выраба- импульс чтения, который, пр р у тывается при одном информационном сиг- 30 блокеуправления в несколько управляющих нале на входе устройства промежуточный импульсов, разрешит прохождение адреса сигнал "Окончание записи — 1", который со входа счетчика на его выход и вход блока поступает из второй группы выход

ы выходов на элементов И-ИЛИ-НЕ, остановит счетчик один из входов 45 второй группы входов регенерации и скоммутирует 14-разрядный блока управления. В результате сигнал вы- 35 адрес в блоке элементов И-ИЛИ-НЕ в два бора режима "Запись/Чтение" WE, относя- семиразрядных адреса строки и столбца, щийся к первой половине накопителя, которые поступают на адресные входы наинвертируется и с пятои групп руппы выходов копителя. При наличии на управляющих вхоблока и авления поступает на один из вхо- дах накопителя сигналов регистрации строк дов второй группы управляющих входов на- 40 RAS и столбцов лока управления копителя. При заполнении всех ячеек -а также адреса на ста,".вадцати выходах памяти устройство переходит в режим "Ре- накопителя появятся данные, хранящиеся енерация", который осуществляется чте- по сформированному адресу. После этого нием данных из накопителя. Режим блоком управления вырабатывается им"Регенерация" инициируется поступлением 45 пульс стробировакия дакных, который посигнала из второй группы выходов счетчика ступает на тактовый вход второго блока р ю группу входов блока управления, буферных регистров. После стробирования который является последним адресом счет- данных вторым блоком буф р р р чика. После .этого с шестого выхода блока на второй адресный вход устройства подауправления на выход устройства поступает 50 ется пятиразрядный адрес, который преосигнал "Окончание записи". В момент по- разуется дешифратором в сигнал, ступления сигнала "Окончание записи" уп- активизирующий выходы буферного региставляющие сигналы RAS, CAS NfE начнут ра заданного адреса. Перебором адресов формироваться от генератора тактовых им- буферных реги р р

ы гист ов и оизводится чтение пульсов (ГТИ), расположекного в блоке уп- 55 данных из второго блока буферных региставления. Одновременно вырабатываются ров. После этого формируется следующий счетчиком регенерации адреса строк, кото- 14-разрядный адре равления. дновременно выра я ный а ес, подается импульс чтерые через блок элементов И-ИЛИ-HE посту- ния.и порядок поступления сигналов повтопают на адресные входы накопителя. ряется.

1695388

25

Следуе! Отметить, что граница между Верхним и !!Ижним диапазонами оп:!!-.:: Вленазначением тактовой скорости

5 ЧБИТ/С информационных сигналов с уч» Гом требс Взний на минимальный и " .; ".>! 1 О д О О p a! ц е и и я к л ю б 0 Й с т р О к е и 0 л у проводниковы: динамических Оперативнь,:. запоминающих устройств.

В ре>к ;ма ", запись" В нз|!альный момент времени:a Вход 24 устройства подается с!1Гна/! с.!1:.>са, что г:риведет к установке в исходное сосгояние сче-.«:ика 10 и блока 7

/пр>7В>!ения, Далее нз Входы !6 23 устрой- — !в.- подав!и.. ко !бинзция из восьми сигна> !7В, Эадз к. !цая количество подан н ых Ha

ИнфОРМЗЦИСГННЬ!Е ВХОДЫ СИГНВЛОВ, ПОДЛЕ>ка, !7!их aan;»;.:! Нз т:.Ктовый Вход 15 подается сигнал (; чзстстой Е ззг!исываемых информз.!!1с!Нных ;":. гналов. установкой опреде:Е!!НС!Г: (, НВКОГО ИЛИ ВЫСОКОГО) УРОВНЯ .Игнзл=- на Входе i3 устройства задается

:. и а Г! а э !7 1; ! и >к н ! Й и л и В е р х и и Й) записи и нформацио!!! ых сигналов, Если скорость Е .:::нформац: онны;< сигналов меньше

- - !".: Б !/1 I /С, та запись необходимо произВодить В 1!ижнем диапазоне (урОВень лОГи -, е к 0 Г О н / /! ! с и Г н а л а д и а и а 3 о н а ), В про /иэном случае — в Верхнем диапазоне, Рзссмо грим !эс боту устройства в верхн.=м Дизг!звоне. 8 г:=!7ек!1ючателе 1 произойдет и .:añÃ!aI>aëëaëèaaíèa входных ин" .!>!Оамацион:.-!Ь.х сиг,",алов на определенное .;u/ I1-!."=còaî по=,!едовательностей, Так, если за:;; ь! ;.Ве Гс," /стоойством один или два инфор"--зцион.-!ых сигнала, то последние р-.спзра/:>!Вливаются, распределителями 2, 3

-!а шестьдесят последовательностей, При трсх или четырех инф!>омационных сигна.:: Вх . !а входах устройства и роисходит их рас1я ° 7a!!/!0. !ива!-!ие на Орок или тоидцать

:.,Ослодовзте/! ьностей каждыЙ сиГнал соо г ветственно. Паоал/!ельно этому блоком 7 управления формиру!Отся из тактовой !

,/ ..ðîcTë уг!равляющие сигналы регистрации адресов стрск 34 и столбцов 35 и выбор:". режима запись/чтение 36, 37

a/1еМеIJт0В !",ВМЛ "i I !, II7TО!>blе C ВI.IXO@ в блока 7 уп р:::.еле!--Ия и Одаются на соответству.Ощие !=:ХО . ы накопителя 5, Следует >тметить. что дл..тельность сигналов 343 » р„ав;1;-. K/!:-:-- K . .Т1, где K — количество послед>вате. ьностей, полученных в реэ1 л ьт а т !, l ý i, и а !7 а л /1 е/1 и В а н и я Од н О ГО и н" формац:: Онного ".Игнзла, т.e. K может быть г>авен 6!.". И0,;/л ° 30), Опнс>временно с Вы;.Од>!1 3-., ::-! Г>/!oi;a / упозвления на блок

4 буферных регистров подаются сигналы, которые выполняют следующие функции: стробируют в блоке 4 буферных регистров символы, присутствующие на его информационных входах, т.е. запоминаются одновременно каждые 60 (40 или 30) символов в зависимости от количества сигналов на входе устройства. В результате в блоке 4 xgaнятся в общем сто двадцать символов до прихода следующего строба, Кроме того, активизируют выходы блока 4, в результате чего на ста двадцати входах накопителя появятся сто двадцать символов данных.

Период активизации вь!ходов блока 4 буферных регистров равен периоду следоВания сигнала 34 регистрации адресов строк элементов памяти накопителя 5, Счетчик 10 формирует 14-разрядные адреса, которые коммутируются блоком 8 элементов

И-ИЛИ-НЕ в две комбинации по семь символов и подаются на адресный вход накопителя 5. Период формирования нового адреса равен периоду следования управляющих сигналов 34 — 37. Следует отметить, что при одном информационном сигнале на входе устройства производится регистрация данных сначала в первой половине накопителя 5, затем во второй. Во время заполнения второй половины объема наког!Ителя 5 в его первой половине производится регенерация информации чтением данных из элементов памяти, Это достигается тем, что счетчиком 10 Вырабатывается при одном информационном сигнале на входе устройства промежуточный сигнал

"Окончание записи-1", который поступает с выхода на один из входов 45, 46 блока управления 7. В результате сигнал 36 Выбора режима "Запись/Чтение", относящийся к первой половине обьема накопителя 5, инВертируется и с выхода 36 блока 7 управления поступает на соответствук>щий вход накопителя 5, При заполнении всех ячеек памяти устройство переходит в режим "Регенерация", который осуществляется пением данных из накопителя 5. Режим "Регенерация" инициируется постуглением сигнала с выхода счетчика 10 на вход 46 блока 7 управления, который на выход устройства поступит сигналом "Окончание записи". В момент поступления сигнала "Окончание записи" управля!ощие сигналы 34 — 37 начнут формироваться от генератора тактовых импульсов (ГТИ)„расположенного в блоке 7 управления. Одновременно вырабатываются счетчиком регенерации 11 адреса строк, которые через блок элементов

И-ИЛИ-HE 8 поступают на адресные входы накопителя 5.

1695388

10

При тактовой скорости Г информационных сигналов меньше 5 йй БИТ/С устройство производит запись сигналов в нижнем диапазоне (логический уровень нуля на входе

13 устройства). Различие работы устройства в нижнем и верхнем диапазонах лишь в том, что в нижнем диапазоне сигналы регистрации адресов строк 34, столбцов 35 и сигнал выбора режима "Запись/Чтение" 36, 37 элементов памяти накопителя 5 формируются от F. ГТИ, расположенного в блоке управления, а не от тактовой скорости F информационных сигналов. Стробирование данных в первом блоке буферных регистров 4 производится, как и в верхнем диапазоне, т.е. один раз за время К/F = К Tt, где К = 60(40 или 30); Т вЂ” тактовый интервал, Активизация выходов блока 4 буферных регистров производится только после стробирования данных, а период активизации равен одному периоду следования сигнала

34, Стробирование данных блоком 4 буферных регистров и активизация его выходов синхронизируется формирователем, расположенным в блоке.7 управления. Для чтения данных из накопителя 5 необходимо на адресные входы 30 устройства подать 14-разрядный адрес, после чего на вход 48 устройства подать импульс чтения, который, преобразуясь в блоке управления 7 в несколько управляющих импульсов, разрешит прохождение адреса со входа счетчика 10 на его выход и вход блока элементов ИИЛИ-НЕ 8, остановит счетчик регенерации

11, скоммугирует 14-разрядный адрес в блоке элементов И-ИЛИ-НЕ 8 в два семиразрядных адреса строки и столбца, которые поступят на адресные входы накопителя 5.

При наличии на управляющих и адресных входах накопителя 5 сигналов регистрации адресных строк 34, столбцов 35 и сигнала чтения 36, 37, а также адреса на ста двадцати выходах накопителя 5 появятся данные, хранящиеся по сформированному адресу.

После этого блоком 7 управления вырабатывается импульс стробирования данных, равный инверсному сигналу регистрации столбцов, поступающий с выхода 38 блока 7 управления на тактовый вход блока 6 буферных .регистров. После стробирования данных блоком 6 буферных регистров на адресный вход 31 устройства подается.пятиразрядный адрес, который преобразуется дешифратором 9 в сигнал, активирующий выходы буферного регистра 8 в блоке 6 заданного адреса. Перебором адресов буферных регистров производится чтение данных из блока 6 буферных регистров. После этого формируется следующий 14-разрядный адре;., подается импульс чтения и все процессы повторяются.

Блок управления работает следующим образом.

Перед началом работы, подавая сигналы сброса и диапазона на входы 24 и 13 соответственно и комбинацию сигналов (характеризующую количество информационных сигналов на входе устройства) на входы блока управления, устанавливают режимы работы блоков 51, 49 и 52. В режиме "Запись" блок 7 управления начинает работать при подаче сигнала "Запись" на вход 14 и далее на вход формирователя 51. После этого формирователи 49 вырабатывают пять видов тактовых огибающих (ТО), условно названных Т0-1, Т0-2, ТО-З, Т0-4, Т0-5, которые поступают на выходы 25-29. Блок 51 вырабатывает сигналы регистрации адресов строк 34 и столбцов 35, а также сигнал выбора режима "Запись/Чтение" 36, 37 и сигналы 40, 39, управляющие коммутацией адресов строк и столбцов на выходы блока элементов И-ИЛИ-HE. При одном информационном сигнале на входе устоойства и верхнем диапазоне записи сигнала формирователем 51 вырабатывается промежуточный сигнал "Окончание записи-1", который с выхода поступает на вход блока элементов И-ИЛИ 53. Сигнал "Окончание записи-1" вырабатывается формирователем

51 при поступлении на вход 45 блока 7 управления 15-го разряда адреса, выработанного счетчиком 10, После этого с выхода 36 блока элементов И вЂ” ИЛИ 53 на выход блока

7 управления поступает сигнал, инверсный сигналу "Запись", который приводит к выполнению первой половины накопителя режима "Регенерация" чтением данных. При поступлении на вход 46 бпока 7 управления

16-го разряда адреса, .формированного счетчиком 10, формирователем 51 вырабатывается сигнал "Окончание записи", который приводит к поступлению на выход 37 блока элементов И-ИЛИ 53 сигнала записи, т,е. к выполнению режима "Регенерация" накопителем в полном объеме. При двух, трех или четырех сигналах на входе устройства сигнал "Окончание записи-1" не вырабатывается, а вырабатывается сразу сигнал

"Окончание записи". В верхнем диапазоне

-.àïèñè формирователь 52 и элемент 4-32И-ЗИЛИ-НЕ 55 не работают. В нижнем диапазоне записи с выходов формирователя 52 поступает так называемый "Импульс записи", который вырабатывается после поступления из формирователя 49 сигнала ТО-1 на первый вход формирователя 52, Импульс записи разрешает поступление сигнала со второго входа элемента 4-ЗИ1695388

30

2ИЛИ-НЕ 54 на его выход и запрещает в элементе 4-3-2И-ЗИЛИ-НЕ 55 прохождение сиГнала с еГО шестОГО ВхОдя на ВыхОд. Этим разрешается формирование текущего адреса записи счетчиком 10 и запрещается формирОВание текущего BppGGB реГенерации счетчиков регенерации. В момент присутствия на первом входе блока элементов ИИЛИ 53 сигнала "Импульс записи" íà BIO выходы 36, 37 M выходы блока 7 управления поступаюг прямой сигнал записи, который является сигналом записи в элементы памяти накопигеля, В нижнем диапазоне сигналы реГистрации адресоВ стрОк 34 и столбцоВ

35, а также сигналы записи 36, 37 формируIoTc5l О- внутреннего "8HBpdTOpB 50, Eflo« 56 рабспает только в режиме "Чтение", Им формируе ся "Импульс чтения", который, поступая на элементы 4-3-2И-ЗИЛИ-НЕ 55, запрещает формирование текущего адреса регенерации, разрешает прохождение адреса со входа счетчика на его выход и соответственно вход блока элементов

И-ИЛИ-НЕ. Параллельно элементом 2ИНЕ 58 вырабатывается импульс, стробирующий данные в блоке 6 буферных регистров.

Распределитель 2 сигналов работает только в pB KIANIB "Запись", Подавая HB Входы комбинации сигналов, характеризующих количество записываемых информационных сигналов, задают режимы работы блоков 67, 68 и 75 регистров сдвига.

Распределитель 2 начинает работать при подаче сигнала "Запись" 14, Работа блоков регистро" "сдвига осуществляется подачей на Вход 15 тактовой скорости F информационных c÷ãíàfloB. Блок 63 регистров сдьига работает только в режиме параллельной передачи си "l-IQfIQB со входа на его выход, и записи одного или двух информационных сигналов на вход оаспределителя 2 сигналов подается сигнал высокого уровня, В этом случае блок 67 регистров сдвига работает в режиме последовательного сдвига, причем в таком «е режиме работают блоки

68 и 75 регистров сдвига, так как на их вторые управляющие входы поступает сигнал 29, являю..цийся тактовой огибающей

ТО-5, Это дает воэможность записывать в них тридцать символов информационного сигнала, На управляюгцие входы блоков 62, 64, 65 регистров сдвига поступают сигналы

ТО-1 (выход 25), ТО-2 (выход 26), ТО-3 (выход .,27) cooTBGTcTBGHHo, из Группы входов распределителя 2. В итоге в блоки 62, 64, 65 реГистров сДВИГа запишется 5, 10, 15 символов информационного сигнала соответственно, причем если их поставить друг за другом, то получится отрезок сигнала в 30 символов, В итоге в распределитель 2 запишется отрезок сигнала в 60 символов. При трех или четырех информационных сигналах на входе устройства, т.е. при наличии на

20-м или 22-м входе высокого уровня, а на ее 21-м и 23-м входах сигналов низкого уровня на выходах блоков 63, 64 и 65 регистров сдвига появляются комбинации из 5, 10, 15 символов информационного сигнала, поступающего с выхода распределителя 2. На соответствующих выходах блоков 67, 68 и 75 регистров сдвига появятся комбинации из 5, 10, 15 символов информационного сигнала, поступающего на вход распределителя 2.

Таким образом, при записи в устройство одного или двух информационных сигналов распределитель 2 распараллеливает их на шестьдесят последовательностей. При трех или четырех записываемых сигналах первый распределитель распараллеливает два сигнала на тридцать последовательностей каждый.

Распределитель 3 сигналов работает только в режиме "Запись". Перед началом работы на входы 20-23 поступает комбинация сигналов, задающая режимы работы

Олоков регистров сдвига и характеризующая количество записываемых информационных сигналов, Так, если на входе присутствуют три информационных сигнала, то на прямой вход 20 сигнала 38 необходимо подать высокий уровень, а на вход 21 сигнала 38 — низкий, На входы же 22, 23 необходимо подать соответственно низкий и высокий уровни, При четырех информационных сигналах на входе устройства на Вход

22 и 23 сигналов 48 и 49 необходимо подать низкий и высокий уровни соответственно, а на входы 20, 21 подать соответственно низкий и высокий уровни, Так как режим работы распределителя 3 при записи в устройство как одного, так и двух информационных сигналов одинаков, то в блоке 7 управления организован сигнал, условно обозначенный

1+2В, который задействуется при одном или двух записываемых устройством сигналов, Поэтому при записи устройством одного или двух сигналов На первый и второй входы четвертой группы входов Второго распределителя подается высокий (сигнал 1+2В) и низкий (1+2В) уровни, а на прямые 20, 22 и инверсные 21, 23 входы второй группы входов подается соответственно низкий и высокий уровни. В этом случае на вторые управляющие входы блоков 84, 86, 87 регистров сдвига поступают сигналы соответственно со Входов 25 (Т0-1), 26 (TQ-2), 27 (ТО-31 распределителя 3, а на вторые управляющие входы 89 — 92 регистров сдвига чэpBB зле;", -.нты 3-3-3-3ИЛИ-4И, 13

1695388

77 — 80 соответственно поступит сигнал TQ-5 со входа 29. Сигнал ТО-2 со входа 26 распределителя 3 поступает на блоки 86 и 85 регистров сдвига, переписывая в последний одновременно пять сигналов с выходов блока 84 регистров сдвига. В результате в блоки

85, 86, 87, 89, 91 и 92 регистров сдвига запишется по 5, 10, 15, 5, 10, 5, 10 символов информационного сигнала соответственно, что в итоге составляет отрезок сигнала в 10 шестьдесят символов, Следует отметить, что режимы работы блоков 84-87 регистров сдвига не меняются при любом количестве записываемых устройством. информационных сигналов, При трех информационных сигналах на входе устройства, т.е. при наличии высокого уровня на входе 20 и низкого на входе 21, на вторые управляющие входы блоков 89-92 регистров сдвига через элементы 3-3-3-ЗИЛИ-4И 77-80 поступит сигнал TO-4 с входа 28. В результате в блоки 89 и 91 регистров сдвига запишется по пять символов третьего информационного сигнала в каждую со второго входа распределителя 3, В блок 90 регистров сдвига запишется десять символов второго информационного сигнала. В блок 92 регистров сдвига запишется десять символов первого информационного сигнала с четвертого входа первой группь: входов, В блоки 85, 86, 87 регистров сдвига запишется в общем тридцать симвоnas третьего информационного сигнала, но поступающего с входа распределителя 3.

Таким образом, при трех информационных сигналах на входе устройства в распределителе 3 эафиксируется; сорок символов третьего информационного сигнала; десять символов второго информационного сигнала и десять символов первого. Если учесть, что в первом распределителе фиксируется (см.фиг.3) в этот момент времени по тридцать символоь первого и второго информационных сигналов, то окажется, что при прохождении сигналов тактовых огибающих (Т0-1, ТО-", ТО-З, TO-4) и первым, и вторым распределителями фиксируется по сорок символов каждого информационного сигнала. При четырех сигналах на входе устройства, т.е. при наличии высокого уровня на входе 22 и низкого на входе 23, в блоки

85, 86, 87 регистров сдвига запишется тридцать символов третьего информационного сигнала, а в блоки 89-92 регистров сдвига запишется тридцать символов четвертого информационного сигнала.

Следует отметить, что сигнал TQ-1 (инверсный сигналу Т0-1) подается на тактовый вход буферных регистров, расположенных в блоке 4 буферных регистров (см.сигнал 32 на фиг,1) для стробирования

55 последних символов, записанных в первом и втором распределителях, Поэтому, чтобы развязать во времени момент стробирования блоком 4 буферных регистров уже записанных в распределители символов с необходимостью записи в них следующих символов информационных сигналов, предложено первые пять символов перезагружать в регистр параллельного действия сразу же после их записи в регистр сдвига последовательного действия.

Временные диаграммы работы устройства в режиме "Запись" представлены на фиг.11, 12, 13; на фиг.11 — запись одного сигнала в верхнем диапазоне; на фиг.12 запись трех сигналов в верхнем диапазоне; на фиг.13 — запись одного сигнала в нижнем диапазоне.

Временные диаграммы работы устройства в режимах "Регенерация" и "Чтение" приведены на фиг.14. Следует отметить, что для наглядности и компактности изображения диаграмм за основу представления взята не скорость F информационных сигналов, а F

F

Формирователь 1 управляющих сигналов работает следующим образом.

Подавая на входы 16, 18, 20. 22 формирователя управляющих сигналов комбинацию символов, характеризующих количество сигналов, подлежащих записи. задают режимы работь1 элементов 4-3-2-2ИЛИ-4И 103 и 109. а также элементов 3-2ИЛИ-2И 98 и 2-2И2ИЛИ-НЕ 104.

Подачей на первый вход 13 высокого или низкого уровня сигнала диапазона задают режим работы первого эМмента 4-3-22ИЛИ-4И 95. При поступлении сигнала

"Сброс" на вход 24 пр водят в исходное состояние делитель 96 на 5. первый 97 и второй 100 делители на 2, а -акже третий триггер 106. Сигнал "Запись", поступая на вход 14, инвертируется элементом

2ИЛИ/2ИЛИ-НЕ 94 и разрешает поступление тактовой скорости F 15 на тактовый вход делителя 96.

Рассмотрим. работу формирователя 51 управляющих сигналов в верхнем диапазоне, т,е. низкий уровень на первом его входе.

При одном или двух записываемых информационных сигналах (высокий уровень на входе 16 или 18 на прямом и инверсном выходах элемента 2ИЛИ/2ИЛИ-HE 93 имеем соответственно высокий и низкий уровни, что разрешит поступление сигнала с делителя 100 на 2 через элемент 3-2ИЛИ-2И

98 и элемент 4-3-2-2ИЛИ-4И 95 на тактовые входы делителя 110 на 3 и триггера 113. B итоге делителем 100 на 3 сформируются

1695388

50 сигналы адресов строк и столбцов (RAS и

CAS), причем сигналы адресов строк RAS через элемент HE 111 поступают на входы элемента 4-3-2-2ИЛИ-4И 103, а сигналы адресов столбцов " прямого выхода делителя

110 на 3 посгупают на входы элемента 4-32-2ИЛИ-4И 109, Таким образом, с выходов элемента 4-3-2-2ИЛИ-4И 103 и элемента НЕ

112 на выход 34 и девятый выход соответстБОЙКО мог«мирователя упоавляющих сигна

tioD поступят сигналы RAS и РАЯ, а на выход

35 последнего naciyrlMT сигнал CAS с выхода элемента 4-3-2-2ИЛИ-4И 109, С прямого и ., :.::-.варсного выходов триггера 113 на выходы 39 и 40 формирователя управляюьцих с« гналов поступят прямой и инверсный сигнал ы Ф /60 и «Р /60.

Формирователь тактовых огибающих работает следу«ощим образом.

Подавая на группу из шести входов 1723 формирователя тактовых огибающих комбинацию символов, характеризу. ощих коли гество записываемых устройством сигналог, задают режим работы элемента

ИЛИ-НЕ 115, Работа блока регистров сдвига .нициируется подачей на вход 14 сигнала ,"Запись", à HB второй вход 59 сигнала F/5, При записи устоойством одного или двух информационных сигналов импульс длительностью, равной одному периоду сигнала F/5, будет появляться на выходе элемента 10ИЛИ-НЕ 115 один раз эа двенадцать тактов сигнала F/5 т,е. один раз за шестьдесят тактов сигнала F, который поступаст на вход 15 устройства (см,фиг.1 и фиг.2}, При трех или четырех записываемых

t: .èôoðìàöiioí".ûõ сигналах импульс будет появляться один раз за восемь и шесть актов сигнала Г/5 соответственно. В блоке

Регистров сдвига 114 импульс будет на одиться один такт сигнала F/5 последа;ательно на всех выходах. Поэтому элементы

2ИЛИ-НЕ 116 и 118 формируют огибающие

ТО-2 и 70-4 соответственно, равные двум тактам F 5. т,е. огибающие равны 10 F, но не одновременно, а на расстоянии трех тактов F/5 друг от друга. Элемент ЗИЛИ-НЕ

117 формирует ог«лбающую ТО-З, равную трем тактам F/5, т.е. огибающие пятнадцати тактов F. Элемент 4ИЛИ-НЕ 119 формирует огибающую ТО-5, равную шести тактам F/5, т.е. огибающую тридцати тактов F, Огибающая ТО-1 снимается с первого выхода схемы регистров сдвига 114, Формирователь .работает следующим образом.

В верхнем диапазоне, т.е. при низком уровне сигнала диапазон на входе 13 формирователя на выход элемента 3-2ИЛИ-2И

125 через его вход 34 поступает сигнал RAS, Триггеры в верхнем диапазоне не работают, В нижнем диапазоне, т.е. при высоком уровне на входе 13 формирователя, представляется возможным элементу 3-2ИЛИ-2И 125 пропускать сигнал с его второго входа, однако при наличии на инверсном выходе триггера 124 нулевого уровня. Это происходит, если на вход 32 формирователя и тактовый вход триггера 122 поступит сигнал ТО-1 с формирователя тактовых огибающих (см,фиг.2). После этого на прямом выходе триггера 122 появится сигнал высокого уровня, и одновременно сигнал высокого уровня появится на информационном входе триггера 123. Положительным фронтом сигнала RAS exop, 34 высокий уровень информационного входа второго триггера 123 перейдет на его прямой выход и соответственно информационный вход триггера 124.

Следующим положительным фронтом сигнала RAS на тактовом входе С триггера 124 высокий уровень с его информационного входа перейдет на его прямой выход. Таким образом, на прямом выходе триггера 124 установится сигнал высокого уровня, а на его инверсном выходе — сигнал низкого уровня, разрешая этим прохождение сигнала со второго входа элемента 3-2ИЛИ-2И

125 на его выход и соответственно первый выход формирователя. Одновременно с появлением на прямом выходе триггера 124 высокого уровня последнлм обнуляются триггеры 122 и 123, т.е. на их информационных выходах появится сигнал низкого уровня. Далее положительным фронтом на тактовом входе с триггера 124 сигнал низкого уровня с его информационного входа перейдет на прямой выход, на инверсном выходе снова установится сигнал высокого уровня, запрещая поступление сигнала со второго выхода элемента 3-2ИЛИ-2И на его выход и первый выход формирователя. При поступлении на вход 32 формирователя следующего импульса сигнала ТО-1 ситуация повторится и т,д, Формирователь сигналов считывания работает только в режиме "Чтение", т.е, после поступления на его вход 47 сигнала

"Окончание записи", что приведет в рабочее состояние триггер 128. При поступлении на вход 48 формирователя и тактовый вход с триггера 126 сигналов считывания на прямом выходе последнего установится сигнал высокого уровня, что приводит в рабочее состояние триггер 127. Положительным фронтом сигнала RAS на тактовом входе с триггера 127 высокий уровень с его информационного входа О перейдет на его прямой выход и информационный вход триггера

128. Следующим фронтам сигнала RAS на

1695388

18 прямом и инверсном выходах триггера 128 установятся высокий и низкий уровни соответственно. Одновременно с этим обнулятся по цепочке триггеры 126 и 127, что установит нулевой уровень на информаци- 5 онном входе D триггера 128. Далее положительным фронтом на входе С триггера 128 на его прямом и инверсном выходах установятся низкий и высокий уровни соответственно. При поступлении следующего 10 импульса чтения все повторяется.

Переключатель работает следующим образом.

В зависимости от комбинации символов на управляющих входах 16 — 23 переключате- 15 ля на его выходы 137 — 141 поступают те или иные сигналы из группы информационных входов, Так, при одном информационном сигнале, т.е. при высоком уровне на первом входе 16 и низком уровне на втором входе 20

17 (на входах 18, 20, 22 низкий уровень, а на входах 19, 21, 23 — высокий), на выходы 137, 138 первой и выходы 139 — 142. второй групп выходов поступит сигнал с первого 143 информационного входа, устанавливается вы- 25 сокий уровень на третьем 18 и низкий на четвертом 19 входах групп управляющих входов, при этом на входах 16, 20, 22— низкий уровень, а на входах 17, 21, 23— высокий уровень, 30

B этом случае на первую группу иэ двух выходов 137, 138 поступит сигнал с первого информационного входа 143, а на вторую группу из четырех выходов 139 — 142 — сигнал со второго информационного входа 144. 35

Для записи трех информационных сигналов высокий уровень устанавливается на втором 17, четвертом 19, пятом 20, восьмом 23 входах, а низкий — на остальных входах управляющей группы входов переключателя. 40

При этом на первый 137 и второй 138 выходы первой группы выходов поступят сигналы с первого 143 и второго 144 информационных входов переключателя соответственно. Ка первый 139 и второй 140 выходы второй 45 группы выходов переключателя поступят сигналы с его третьего информационного входа 145, На третий 141 и четвертый 142 выходы второй группы выходов переключателя поступят сигналы с его второго 144 и 50 первого 143 информационных входов соответственно. Для записи четырех информа- ционных сигналов на втором 17, четвертом

19, шестом 21, седьмом 22 входах устанавливаются высокий уровень, а на остальных 55 входах управляющей группы входов переключателя устанавливается низкий уровень.

В этом случае на первый 137 и второй 138 выходы второй группы выходов переключателя поступят сигналы с его первого 143 и второго 144 информационных входn» соответсгвенно. На первый выход 139 второй группы выходов переключа.еля поступит сигнал с его третьего 145 информационного входа. Ка остальные выходы 140, i41, 112 второй группы выходов поступит сигнал с четвертого 146 информационнс го входа переключателя.

Первый и второй блоки буферных регистров могут быть выполнены на двадцати четырех мноогорежимных буферных регистрах (МБР), каждый типа К589ИР 12 (см, В.Л. Горбунов, Д,И. Панфилов, Д.Л. Преснухин. "Микропроцессоры, Основы построения микроЭВМ", М., "Высшая школа", 1984, с,109, 110), Шестьдесят входов первых двенадцати

МБР (по пять входов в каждом M6P) подсоединены к соответствующим шестидесяти выходам первого распределителя. э шестьдесят выходов следующих двенадцати МБР подсоединены к 60 выходам второго распределителя. Выходы двадцати четырех

МБР (по пять выходов в каждом МБР) соединены с соответствующими информационными входами микросхем памяти накопителя, причем количество микросхем памяти в накопителе равно количеству его информационных выходов в первом блоке буферных регистров. Во втором блоке буферных регистров на тактовый вход с каждого из двадцати четырех МБР поступае сигнал из блока управления, а на входы ВК1 и ВК2 каждого М6Р поступает свой сигнал из группы выходов дешифратора. Сто двадцать входов IVIBP (по пять входов в каждом из двадцати четырех МБР) соединены с соответствующими выходами накопителя, а выходы МБР являются выходами всего устройства.

Примером конкретного исполнения накопителя может служить набор из ста двадцати микросхем памяти типа К565РУ6 (см.

"Электронная промышленность", 1983, N 4, с.38), каждый вход которого соединен с соответствующим выходом первого блока буферных регистров, а каждый выход — с соответствующим входом второго блока

МБР. Входы регистрации адресов строк RAS и отдельно столбцов CAS обьединены между собой соответственно и через первую группу входов накопителя подсоединены: — вход регистрации адресов строк RAS —. к выходу блока управления; — вход регистрации адресов столбцов

CAS — к входу блока управления. Следует отметить. что сто двадцать микросхем памяти накопителя условно разбиты на две равных части, причем к первой части относятся микросхемы памяти. куда записываются

1695388

10 сигналы с первого распределителя. Ко второй части относятся микросхемы памяти накопителя, куда записываются сигналы второго распределителя, Входы выбора режима запись/чтение и Е микросхем в каждой части объединены между собой и подсоединены; — ьход сигнала выбора режима запись/чтение первой части соединен через управляющую группу Входов накопителя с ,Одним из Выходов группы выходов блока управления, . — вход сигнала выбора режима запись/чтение второй части соединен через управляющую группу входов накопителя с друю им выходом группы выходов блока управления.

Устройство разрабатывается в зависимости От технических характеристик систем, сигналы которых подлежат записи.

Покажем, для примера, последовательность расчета динамической памяти для записи синхронных цифровых сигналов со следую. щими характеристиками:

1. Число входных информационных сигналов от 1 до 4:

2, Диапазон тактовых скоростей, МБИТ/С до 100 по каждому входу;

3. Общий Объем памяти V устройства 2

МБИТ, В ка,естве элемента памяти выберем полупроводниковое динамическое оперативное ЗУ с произвольной выборкой (ЗУПВ), емкостью 16 К (16384 БИТ), например, большую интегральную схему (БИС)

К565РУ66. Для расчета важны следующие параметры;

Ч п =16 К вЂ” объем памяти;

Гмакс = 4,0 МБИТ вЂ” максимальная скорость следования управляющих сигнало:";

F l;ll = 0,064 МБИТ/С минимальная скорость следования сигналов, Общий объем памяти устройства V npu таких параметрах микросхем памяти состаВИт Vy =-":20 Vafl =- 120 16384 = 1,966080

МБИТ, Учитывая, что на входе может присутствовать от 1 до 4 информационных сигналов, произведем расчет максимальной скорости

Рмакс в каждом конкретном случае.

При одном или двух сигналах на входе

<СТРОАСТВ8 Рмакс COCTBBMT Рмакс К = 4,0 .60=240 МБИТ/С, где К вЂ” коэффициент распараллеливания одного сигнала первым и вторым распредели елями, Если на входе устройства три сигнала, то K=40, а

Fìaêc=fìaêñ К = 4,0 40=160 МБИТ/С. При четырех записываемых сигналах К=30, F ÷ ûc=fмякс К=-4 О 30 120 МБИТ/С

На следующем этапе, исходя из заданных характеристик,,рассмотрим воэможности разработки блоков и узлов устройства на основе выпускаемой отечественной про-. мышленностью элементной базы, Переключатель (фиг.10) легко может быть разработан на основе микросхем эмиттерно-связанной логики (ЭСЛ) серий К500 или К1500, в частности микросхем типа К50ОЛК117 или К500

ЛС118М, К500ЛС119М, КБООЛК118 (Справочник. Применение интегральных микросхем в электронной вычислительной технике" /Под ред. Б.Н.Файзулаева, Б,В.Тарабрина, M„"Радио и связь", 1986. Справочник по интегральным микросхемам,/Под ред. Б.B,Tàðàáðèíà, М,; "Энергия, 1980), Первый и второй распределители разрабатываются с использованием микросхем

К500И Р141 К1500И Р141 К500Л С118

К500ОЛС119, КБООЛМ101. В накопителе можно использовать микросхемы памяти типа К565РУ6, КР581РУ4, К565РУЗ, К565РУ5. В первом и втором блоках буферных регистров удобно использовать МБР типа К589ИР12 или К565ИР12, Так как блок управления используется во всех режимах, то рассмотрим Отдельно каждый его узел, В формирователе тактовых огибающих (фиг.6) можно использовать микросхемы

КБООИР141 или К1500ИР141, К500ЛС119, КБООЛМ105, К500ЛМ109. Формирователь (фиг.7) может быть разработан на основе микросхем К500ТН231, К500Л С118, К5ООЛМ102. Блок элементов И-ИЛИ разрабатывается: на микросхемах

К155ЛРЗ/ЛР4/, К555 ЛР13 или К531ЛР9П и

К155ЛН1. В блоке управления могут использоваться отдельные элементы типа

К531ЛР9П или К155ЛР4, а также К155ЛАЗ и

ЛИ1. Формирователь сигналов считывания (фиг,8) разрабатывается на триггерах типа

К155ТМ2 или К531ТМ2. Генератор тактовых импульсов можно собрать по схеме 588. (Справочник под ред, В.Б.Тарабрина), подбирая по необходимости нужные значения резисторов. и конденсаторов, Формирователь управляющих сигналов (фиг,5) может быть построен с использованием микросхем типа КБООЛС119, или К150ОЛК118, К500ТМ231, К50ОЛ С118, К500ЛМ102, К155Л Р1.

Делители на 2, на 3, на 5, используемые в ФУС, легко собрать по схемам на с.572—

574 (Справочник под ред.Б,В.Тарабрина), где используются микросхемы К500ТМ231.

Блок И-ИЛИ-НЕ (фиг.2) разрабатывается на основе микросхем К531ЛР9П. В качестве дешифратора (фиг.1) используются микросхемы К155ИДЗ. Счетчик и счетчик регене21

1695388

22 рации (фиг,1) выполнены на микросхемах

К155И Е7.

Формула изобретения

Буферное динамическое оперативное запоминающее устройство, содержащее накопитель, выходы которого подключены к информационным входам первого блока бу ферных регистров, выходы которого являются информационными выходами устройства, счетчик, дешифратор, переключатель, информационные входы которого являются информационными входами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, оно содержит первый и второй распределители сигналов, блок элементов

И-ИЛИ-НЕ, блок управления, второй блок буферных регистров и счетчик регенерации, выходы которого подключены к входам первой группы блока элементов И-ИЛИ-НЕ, к входам второй группы которого подключены информационные выходы счетчика адресов, выходы старших разрядов которого подключены к соответствующим входам блока управления, вход сброса счетчика адресов является соответствующим входом устройства и подключен к соответствующему входу блока управления, входы диапазона и чтения и выход окончания записи которого являются соответствующими входами и выходами устройства, счетный вход счетчика регенерации подключен к соответствующему выходу блока управления, выходы коммутации адресов строк и столбцов которого подключены к управляющим входам блока элементов И-ИЛИ-НЕ, выходы которого подключены к адресным входам накопителя, информационные входы которого подключены к выходам второго блока буферных регистров, входы первой и второй групп которого подключены к выходам со5 ответственно первого и второго распределителей сигналов, информационные входы которых подключены к выходам соответственно первой и второй групп переключателя, управляющие входы которого являются

10 входами числа сигналов устройства и подключены к соответствующим входам первого и второго распределителей сигналов и блока управления, входы записи и тактовых сигналов которого являются саответ15 ствующими входами устройства и подключены к управляющим входам первого и второго распределителей сигналов, входы управления распределением которых подключены к соответствующим

20 выходам блока управления, выходы стробирования которого подключены к соответствующим входам второго блока буферных регистров, входы регистрации адресов, импульсов записи и чтения нако25 пителя подключены к соответствующим выходам блока управления, тактовый выход которого подключен к соответствующему входу первого блока буферных регистров, стробирующие входы которого

30 подключены к выходам дешифратора. входы которого являются адресными входами второй группы устройства, выходы разрешения распределения блока -управления подключены к соответствующим входам

35 первого и второго распределителей сигналов, счетные входы счетчика адресов подключены к соответствующим выходам блока управления, 16Q5388

1695388

1695388

1695388 ош1

ONf

1695388

1695388

17

39

2а гз

21

22 гз Риг. 6

) к55 y,Ь4;5

1

Уи2 F

1 к 55

1695388.1695388 аЛЛВ69Ой1Фй . „УЯ%6ООВ 11ЙЗйййФВФВНВ1%ЙЮ... JUR!IIRIIIIII1RRRR!I

Л б .. -П

I ., ".. .

29 1 и

2 ,91 Г 1 Г=,, 9-1

991 1 Х . . . 3 — 1

29Г Г ., 3Г 1

Г1 Г..

Г1

, шайвйиш ... лйвйцвшшйяапййй1яйШй1йаяййюлщп ... Лнв ш

2«Я /) :." П

2«6 Г1 Г1

77 га зг

1 1 !

33

БЧ

99 1 1 (37 я 991 1 1 1

Чг

ЧййП/1ППЛП!

° °

:Х I

° °

П

Л Л Л Л.ЛЛ.Л.ГО 1Г1Г1 О 1Г1 . 1Г«ГО 1ГО О \Г

Г1Г19 1.2 О 1Г....ЛЛ \П Л« Л.Л ЛЛЗ«

° °

Г1Г

Г9Г«ГО

° ° °

Фиг. j2

9«1 1

Чб

Ч

39 Г

«1 Г«

Чг

«91 1

Г2/ -Лп" П 1 ЛЛЛЛ ЛЛ ЛППк ...Л

Г« гт ° ° °

29

92Л Г

УЗ ю йЛ

aS 713

56

gt .39

93 9«.

/ф

Ф7

Г 1 Г 0 1Г1.Г1Г1Г tГ t

Г-1 . Гi.Г1 Г Г«Г1 п .« ««««| 1 П«.9«

1695388

Составитель С.Шустенко

Редактор Т.Орловская . Техред M.Моргентал

Корректор О. Кравцова

Заказ 4167 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", r, Ужгород, ул.Гагарина, 101