Устройство синхронизации телевизионных сигналов от независимых источников программ

 

Изобретение относится к технике телевидения и может быть использовано при построении устройств синхронизации телевизионных сигналов от независимых источников программ в аппаратно-студийных комплексах вещательного телевидения и телевизионных комплексах специального назначения . Цель изобретения - повышение точности синхронизации телевизионных сигналов при чересстрочном разложении. Преобразованный в цифровую форму аналого-цифровым преобразователем 1 сигнал поступает на информационные входы запоминающих блоков 2 и 3, поочередно находящихся в режиме записи и считывания. С выходов блоков 2 и 3 сигнал через коммутатор 4 и цифроаналоговый преобразователь 5 поступает на выход устройства. Работой коммутатора 4 управляет блок 6 управления режимом записи и считывания запоминающих блоков, режим адресации которых задается блоком 9 управления адресацией запоминающих блоков. С помощью блока 11 анализа фазы синхроимпульсов определяется рассогласование синхроимпульсов синхрогенераторов 7 и 8 и формируются сигналы управления адресом перехода, которые поступают на входы установки адреса блока 9 управления адресацией запоминающих блоков 4 ил СП с

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 Н 04 и 5/04

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ:

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Фис f (61) 1142904 (21) 4644640/09 (22) 05.12.88 (46) 30,11.91. Бюл, М 44 (72) О.П;Иванченко (53) 621.397(088.8) (56) Авторское свидетельство СССР

М 1142904, кл. Н 04 N 5/04, 1983. (54) УСТРОЙСТВО СИНХРОНИЗАЦИИ ТЕЛЕВИЗИОННЫХ СИГНАЛОВ 0Т НЕЗАВИСИМЫХ ИСТОЧНИКОВ ПРОГРАММ (57) Изобретение относится к технике телевидения и может быть использовано при построении устройств синхронизации телевизионных сигналов от независимых источников программ в аппаратно-студийных комплексах вещательного телевидения и телевизионных комплексах специального назначения. Цель изобретения — повышение точности Синхронизации телевизионных

„SU„„1695523 А2 сигналов при чересстрочном разложении.

Преобразованный в цифровую форму аналого-цифровым преобразователем 1 сигнал поступает на информационные входы запоминающих блоков 2 и 3, поочередно находящихся в режиме записи и считывания. С выходов блоков 2 и 3 сигнал через коммутатор

4 и цифроаналоговый преобразователь 5 поступает на выход устройства, Работой коммутатора 4 управляет блок 6 управления режимом записи и считывания запоминающих блоков, режим адресации которых задается блоком 9 управления адресацией запоминающих блоков. С помощью блока 11 анализа фазы синхроимпульсов определяется рассогласование синхроимпульсов синхрогенераторов 7 и 8 и формируются сигналы управления адресом перехода, которые поступают на входы установки адреса блока 9 управления адресацией запоминающих блоков. 4 ил.

Изобретение относится к технике тепевидения и может быть использовано при построении устройств синхро изации телевизионных сигналов от независимых источников программ в аппаратна-студийных комплексах вещательного телевидения и телевизионных комплексах специального назначения, Цель изобретения — повышение точности синхронизации телевизионных сигналов при чересстрочном разложении.

На фиг, 1 представлена структурная электрическая схема устройства синхронизации телевизионных сигналов от независимых источников программ; на фиг. 2— структурная электрическая схема блока управления адресацией запоминающих блоков; на фиг. 3 — структурная электрическая схема блока управления режимом записи и

<",читывания запоминающих блоков; на фиг.

4 — структурная электрическая схема блока анализа фазы синхроимпульсов, Устройство синхронизации телевизионных сигналов от независимых источников программ (фиг, 1) содержит аналого-цифровой преобразователь (АЦП) 1, первый 2 и второй 3 запоминаюшие блоки, коммутатор

4, цифроаналоговый преобразователь (ЦАП) 5, блок 6 управления режимом записи и считывания запоминающих блоков, первый синхрогенератор 7, второй синхрогенерэтор 8, блок 9 управления адресацией запоминающих блоков, инвертор 10 и блок

1 1 анализа >азы синхроимпупьсов, Блок 6 управления режимом записи и снижения загюминающих блоков (фиг. 2) ссдержит первый 12, второй 13, третий 14 и четвертый 15 счетчики, первый 16 и второй 17 коммутаторы, инвертор 18, Блок 7 управления режимом записи и считывания запоминающих блоков (фиг. 3) содержит элемент И 19„первый 20 и второй 21 триггеры. Блок 11 анализа фазы синхроимпульсов (фиг. 2) содержит первую 22 и вторую 23 схемы определения номера поля, схему 24 определения соответствия номера поля и элемент ИХ!И вЂ” НЕ

25.

Устройство синхронизации телевизионных сигналов от независимых источников

r рограмм работает следующим образом.

На вход АЦП 1 поступает сигнал от одн ого из источников программ. П реобразованный АЦП 1 в цифровую форму сигнал поступает на информационные входы запоминающих блоков 2 и 3. При этом, если первый запоминающий блок 2 находится в режиме записи, то второй запоминающий блок 3 находится в режиме счить:вания и

Н8050роТ, С выхода эапоминак)щих блс ков

2 ипи 3 сигнал через коммутатс р 4 и ЦАП 5 поступает на выход устройства. Работой коммутатора 4 управляет блок 6 управления режимом записи и считывания запоминающих блоков, который формирует управляющий сигнал («виде меандра с периодом, равным кадровому периоду входного видеосигнала) при совпадении фазы строчного синхроимпульса второго синхрогенератора

8 с фазой синхроимпульса полей первого синхрогенератора 7. Этот сигнал поступает также через инвертор 10 на вход управления режимом запоминающего блока 2 и непосредственно на входы управления режимом запоминающего блока 3 и адресацией блока 9 управления адресацией эапоминающих блоков. Блок 9 управления адресацией запоминающих блоков вырабатывает адресные и управляющие сигналы для режимов записи и считывания и осуществляет коммутацию этих сигналов на адресные входы запоминающих блоков 2 и 3, Коммутация осуществляется таким образом, что если, например, запоминающий блок 2 находится в режиме записи, а блок 3 — в режиме считывания, то соответственно на блок 2 поступают адресные сигналы записи, а на блок 3 — считывания и наоборот.

Таким образом, при завершении записи одкого из полей (наличие синхроимпульса полей 1-ro синхрогенератора 7) и завершении считывания строки (наличие строчного синхроимпульса 2-ro синхрогенератора 8) в блоке 6 управления режимом записи и считывания запоминающих блоков вырабатывается сигнал, который производит изменение режимов работы запоминающих блоков 2 и 3 (тот блок, который был в режиме записи переходит в режим считывания и наоборот), а также соответствующую коммутацию в блоке 9 управления адресацией запоминающих блоков адресных и управляющих сигналов, А так как в общем случае при переходе от одного запоминающего блока к другому не собл<одается соответствие между номерами полей, записанных в блоки 2 и 3 и номерами полей выходной развертки, то происходит замена одного поля другим, которые в пространстве смещены в вертикальном направлении на одну строку, что вызывает искажения.

Для устранения этого недостатка введен блок 11 анализа фазы синхроимпульсов, который управляет работой блока 6 управления режимом записи и считывания запоминающих блоков и блока 9 управления адресацией запоминающих блоков, На первый и второй входы блока 11 поступают строчные синхроимпульсы и импульсы полей от первого синхрогеиератора, а на третий и четвертый входы поступают строчные

1б95523

55 синхроимпульсы и синхроимпульсы полей от второго синхрогенератора. В результате обработки этих сигналов блок 11 вырабатывает два сигнала управления адресом перехода, которые с его 1- и 2-го выходов поступают на - и 2-й входы установки адреса перехода блока 9 управления адресацией запоминающих блоков.

Сигнал с 1-го выхода блока 11 поступает также на фазирующий вход блока G упраеления режимом записи и считывания запоминающих блоков для обеспечения его синфазной работы с блоком 11 анализа фазы синхроимпульсов. Таким образом, сигналы с выходов блока 11, поступая- на входы управления адресом блока 9 управления адресацией запоминающих блоков, обеспечивают изменение на единицу содержимого счетчика адреса строк для каждого из вариантов в соответствии с изложенным выше алгоритмом, 3а счет этого обеспечивается пространственное смещение нужного поля изображения, что устраняет искажения. Обработка синхросигналов первого и второго синхрогенераторов в блоке анализа (фиг. 2) происходит следующим образом. Синхросигналы первого синхрогенератора поступают на первую схему 22 определения номера поля, а синхросигналы второго синхрогенератора поступают на вторую схему

23 определения номера поля. Схемы 22 и 23 определения номера поля могут быть выполнены в виде D-триггеров. При этом на

0-вход подаются синхроимпульсы строк, а на С-вход — синхроимпульсы полей. В результате (учитывая характер чересстрочной развертки) D òðèããåð в одном поле (в зависимости от полярности строчных синхроимпульсов) записывает "1", а в другом — "О", вырабатывая на выходе сигнал меандра с ,периодом кадра, который имеет привязку фазы к номеру поля. Таким образом на выходах этих блоков присутствуют сигналы в виде меандра с частотой, равной частоте кадров, при этом в данном случае уровень

"0" соответствует нечетным, а уровень "1"— четным полям. Выход первой схемы 22 определения номера поля является первым выходом улравления адресом перехода блока 11 анализа фазы синхроимпульсов. Сигнал с этого выхода поступает на блок 9 управления адресацией запоминающих блоков, обеспечивая у еньшение на единицу содержимого адресного счетчика строк при переходе от запоминающего блока, в котором записано нечетное поле, к запоминающему блоку, в котором записано четное поле. Для формирования 2-ro сигнала установки адреса предназначены схема 24 определения соответствия номера поля и элемент ИЛИ-НЕ 25. На первый и второй входы схемы 24 определения соответствия номера поля поступают сигналы с выходов схем 22 и 23 определения номера полл. Схема 24 определения соотнетствия номера поля также может быть реализована B виде

Г>-триггера, При этом на его D-вход поступает сигнал с вь хода первой схемь, 22 определения номера поля, а на вход С вЂ” сигнал с выхода второй схемы 23 определения номера поля. При этом на выходе схемы 24 формируется сигнал, равный "1" в течение времени, когда начало развертки четных (нечетных) полей второго синхрогенератора

8 находится в интервале времени, соответствующем четным (нечетным) полям первого синхрогенератора 7, и равный "0", если начало развертки четных (нечетных) полей второго синхрогенератора 8 находится в интервале времени, соответствующем нечетным (четным) полям первого синхрогенератора 7. С выхода схемы 24 определения соответствия номера поля сигнал поступает,гна 1-й вход элемента

ИЛИ вЂ” НЕ 25, а на его второй вход поступает сигнал с выхода первой схемы 22 определения номера кадра. Таким образом, на выходе элемента ИЛИ вЂ” НЕ 25, который является вторым выходом управления адресом перехода блока 11, присутствует сигнал, под воздействием которого блок 9 управления адресацией запоминающих блоков устанавливает значение начального адреса, которое обеспечивает смещение записанного в запоминающем блоке поля на строку вниз.

Использование устройстна синхронизации телевизионных сигналов от независимых источников программ в системах аппаратно-студийных комплексов вращательного телевидения и телевизионных комплексах специального назначения повышает качество воспроизводимого изображения, поскольку полностью исключает возможность возникновения искажений, связанных с нарушением соответствия между фазами полей входного иэображения и выходной развертки при приеме независимых источников программ.

Формула изобретения

1. Устройство синхронизации телевизионных сигналов от независимых источников программ по авт. сн. N1142904,,о тл ич а ющ е е с я тем, что, с целью повышения точности синхронизации телевизионных сигналов при чересстрочном разложении, введен блок анализа фазы синхроимпульсон, первый и второй входы которого соединены соответственно с выходами строчных синхроимпульсон и кадровых синхроимпульсов первого синхрогенератора, третий

1б95523 и четвертый входы блока анализа фазы синхроимпульсов подключены соответственно к выходам строчных синхроимпульсов и кадровых синхроимпульсов второго синхрогенератора, первый и второй выходы блока анализа фазы синхроимпульсов соединены соответственно с первым и вторым входами установки адреса перехода блока управления адресацией запоминающих блоков, а фазирующий вход блока управления режимом записи и считывания запоминающих блоков подключен к первому выходу блока анализа фазы синхроимпульсов.

2. Устройство по и. 1, о т л и ч а ю щ е ес я тем, что блок управления адресацией запоминающих блоков содержит первый и второй коммутаторы, инвертор и четыре счетчика, причем установочный вход первого советчика соединен со счетным входом второго счетчика, установочный вход третьего счетчика соединен со счетным входом четвертого счетчика, выходы разрядов перooro и второго счетчиков соединены с первыми информационными входами первого и второго коммутаторов, выходы разрядов третьего и четвертого счетчиков соединены с вторыми информационными входами первого и второго коммутаторов, вход управления,первого коммутатора соединен с входом инвертора и является управляющим входом блока управления адресацией запоминающих блоков, выход инвертора подключен к входу управления второго коммутатора, группа выходов второго ком,мутатора и группа выходов первого коммутатора являются соответственно первыми и вторыми группами выходов блока управления адресацией запоминающих блоков, счетный вход и установочный вход первого счетчика, установочный вход второго счет5 чика являются соответственно первым, вторым и третьим входами блока управления адресацией запоминающих блоков, счетный вход и установочный вход четвертого счетчика. установочный вход третьего счет I0 чика являются соответственно четвертым, пятым и шестым входами блока управления адресацией запоминающих блоков, входы предустановки данных и реверсивного счета третьего счетчика являются соответст t5 венно первым и вторым входами установки адреса перехода блока управления адресацией запоминающих блоков.

3. Устройство по п. 1, о т л и ч а ю щ е ес я тем, что блок управления режимом запи20 си и считывания запоминающих блоков содержит первый и второй триггеры и элемент

И, первый вход элемента И, соединенный с первым установочным входом первого триггера, и второй вход элемента И являют25 ся соответственно первым и вторым входами управления блока управления режимом записи и считывания запоминающих блоков, выход элемента И соединен с вторым установочным входом первого триггера, выход

30 первого триггера соединен с входом второго триггера, выход которого является выходом блока управления режимом записи и считывания запоминающих блоков, а установочный вход второго триггера является фазирующим

35 входом блока управления режимом записи и считывания запоминающих блоков.

1695523

Составитель А,Цветков

Редактор Т.Лазоренко Техред М,Моргентал Корректор Э.Лончакова

Заказ 4174 Тираж . Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101