Измеритель девиации частоты

 

Изобретение относится к радиоэлектронике , в частности к радиоизмерительной технике. Цель изобретения - повышение точности измерения. В устройство дополнительно введены смеситель и кодоуправляемый гетеродин, причем первый вход измерителя соединен с первым входом смесителя и четвертым входом первого коммутатора , пятый вход которого соединен с девятым выходом блока управления, второй вход смесителя подключен к выходу кодоуправляемого гетеродина, кодовые управляющие входы которого подключены к адресным выходам блока управления, выход смесителя соединен с входом формирователя . Кроме того, в блок управления дополнительно введен триггер, выход которого соединен с девятым выходом блока управления, четвертый выход дешифратора соединен с первым входом второго триггера , второй вход которого подключен к первому выходу дешифратора, адресные выходы блока управления соединены с адресными выходами вычислительного блока. 1 з.п. ф-лы, 1 ил. С/

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (si)s G 01 R 23/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

1 з.п. ф-лы, 1 ил.

К ABTOPCKOMY СВИДЕТЕЛЬСТВУ (61) 1465799 (21) 4800197/21 (22) 15,01,90 (46) 15.12.91. Бюл. ¹ 46 (71) Научно-производственное обьединение

"Метрология" (72) В.B.Áàáêèí и А.И.Колбасин (53) 621.317(088.8) (56) Авторское свидетельство СССР

¹1465799, кл. G 01 R 23/00, 1989, (54) ИЗМЕРИТЕЛЬ ДЕВИАЦИИ ЧАСТОТЫ (57) Изобретение относится к радиоэлектронике, в частности к радиоизмерительной технике, Цель изобретения — повышение точности измерения. В устройство дополнительно введены смеситель и кодоуправляемый гетеродин, причем первый вход измерителя соединен с первым входом смеИзобретение относится к радиоэлектронике, в частности к радиоизмерительной технике.

Известен измеритель девиации частоты, содержащий формирователь импульсов, генератор опорной частоты, ключ, два регистра, счетчик, два блока сравнения кодов, блок управления, частотомер, делитель на два, инвертор, второй ключ, вТорой счетчик, два коммутатора, третий блок сравнения кодов и буферный регистр, причем вход формирователя соединен с первым входом измерителя, первый выход блока управления подключен к первым входам регистров, выход генератора опорной частоты подключен к первому входу первого ключа, выход которого подключен к первому входу первого счетчика, второй вход которого подключен к второму выходу блока управления, „„. ЖÄÄ 1698818А2 сителя и четвертым входом первого коммутатора, пятый вход которого соединен с девятым выходом блока управления, второй вход смесителя подключен к выходу кодоуправляемого гетеродина, кодовые управляющие входы которого подключены к адресным выходам блока управления, выход смесителя соединен с входом формирователя. Кроме того, в блок управления дополнительно введен триггер, выход которого соединен с девятым выходом блока управления, четвертый выход дешифратора соединен с первым входом второго триггера, второй вход которого подключен к первому выходу дешифратора, адресные выходы блока управления соединены с адресными выходами вычислительного блока. информационные выходы первого счетчика подключены к информационным входам первого регистра и первым информационным входам первого блока сравнения кодов, вторые информационные входы которого подключены к информационным выходам первого регистра, к второму входу которого подключен выход первого блока сравнения кодор, вход которого подключен к третьему выходу блока управления, четвертый выход которого подключен к входу второго блока сравнения кодов, выход которого подключен к второму входу второго регистра, информационные выходы которого подключены к первым входам второго блока сравнения, второй вход измерителя соединен с первым входом первого коммутатора, второй вход которого подключен к восьмому выходу блока управления, выход формиро1698818 вателя подключен к третьему входу первого коммутатора и входу делителя на два, выход которого подключен к первому входу блока управления, второму входу второго ключа и входу инвертора, выход которого подключен к второму входу блока управления и второму входу первого ключа, первый вход второго ключа подключен к выходу генератора опорной частоты, выход второго ключа подключен к первому входу второго счетчика, второй вход которого подключен к пятому выходу блока управления, информационные выходы второго счетчика подключены к вторым информационным входам второго блока сравнения и информационным входам второго регистра, информационные выходы которого подключены к первым информационным входам третьего блока сравнения и первым входам второго коммутатора, информационные выходы первого регистра подключе= ны к вторым информационным входам второго коммутатора и вторым информационным входам третьего блока сравнения кодов, выход которого подключен к управляющему входу второго коммутатора, информационные выходы которого подключены к информационным входам буферного регистра, первый управляющий вход которого подключен к первому выходу блока управления, шестой выход которого подключен к второму управляющему входу буферного регистра, третий управляющий вход которого подключен к седьмому выходу блока управления, информационные входы блока управления соединены с выходами буферного регистра и частотомера, вход частотомера подключен к выходу первого коммутатора, Блок управления содержит вычислительный блок, дешифратор, триггер, три одновибратора, три элемента задержки и два элемента ИЛИ, причем входы первого и второго одновибраторов являются соответственно первым и вторым входами блока управления, первый вход триггера подключен к первому входу дешифратора, второй выход которого подключен к второму входу триггера, первым входам элементов ИЛИ и первому выходу блока управления, выходы первого элемента ИЛИ, первого одновибратора, второго одновибратора, второго элемента ИЛИ, третьего одновибратора, третьего элемента задержки и триггера соединены соответственно с вторым, третьим, четвертым, пятым, шестым, седьмым и восьмым выходами блока управления, третий выход дешифратора подключен к входам третьего одновибратора и третьего элемента задержки, выход первого одновибратора

55 через первый элемент задержки соединен с вторым входом первого элемента ИЛИ, выход второго одновибратора через второй элемент задержки соединен с вторым входом второго элемента ИЛИ, вход дешифратора соединен с адресными выходами вычислительного блока, входы которого являются информационными входами блока управления.

Недостатком данного устройства является невысокая точность измерений, вызванная тем, что существенный вклад в погрешность измерений вносит погрешность дискретизации. Для уменьшения погрешности дискретизации промежуточная частота (fnw) должна бы стремиться к нулю, однако при достижении определенного значения 1 ч значение периода частотно-модулированного сигнала (ЧМС) перестает зависеть от девиации частотыЛ f . Поэтому для уменьшения погрешности дискретизации необходимо для каждого измеряемого значения 6 f устанавливать свое оптимальное значение 1пч.

Цель изобретения — повышение .точности измерения.

Поставленная цель достигается тем, что в устройство дополнительно введены смеситель и кодоуправляемый гетеродин, причем первый вход измерителя соединен с первым входом смесителя и четвертым входом первого коммутатора, пятый вход которого соединен с девятым выходом блока управления, второй вход смесителя подключен к выходу кодоуправляемого гетеродина, кодовые управляющие входы которого подключены к адресным выходам блока управления, выход смесителя соединен с входом формирователя.

Кроме того, в блок управления дополнительно введен триггер, выход которого соединен с девятым выходом блока управления, четвертый выход дешифратора соединен с первым входом второго триггера, второй вход которого подключен к первому выходу дешифратора, адресные выходы блока управления соединены с адресными выходами вычислительного блока, Введение в измеритель смесителя, кодоуправляемого гетеродина и второго триггера с новыми связями, позволило для каждого измеряемого значения девиации частоты устанавливать оптимальное f><, что обеспечивает уменьшение погрешности измерения в два †т раза.

На чертеже представлена структурная схема предлагаемого измерителя девиации частоты.

1698818

10

35

Измеритель девиации частоты содержит коммутатор 1, формирователь 2, блок 3 управления, частотомер 4, генератор 5 опорной частоты, делитель 6 на два, инвертор 7, ключи 8 и 9, регистр 10, счетчики 11 и

12, регистр 13, блоки 14 — 16 сравнения кодов, коммутатор 17, буферный регйстр 18, смеситель 30, кодоуправляемый гетеродин

31.

Блок 3 управления содержит вычислительный блок 19, дешифратор 20, триггеры

21 и 32, одновибраторы 22-24, элементы

25-27 задержки, элементы ИЛИ 28 и 29, Первый вход измерителя соединен с первым входом смесителя 30 и четвертым входом первого коммутатора 1, первый вход которого соединен с вторым входом измерителя, пятый вход первого коммутатора 1 соединен с девятым выходом блока 3 управления, первый выход блока 3 управления подключен к первым входам регистров 10 и

131 выход генератора 5 опорной частоты подключен к входам ключей 8 и 9, выход формирователя 2 подключен к второму входу первого коммутатора 1 и входу делителя

6 на два, выход которого подключен к входу инвертора 7, первому входу блока 3 управления и второму входу ключа 9, выход инвертора 7 подключен к второму входу ключа

8 и второму входу блока 3 управления, выход ключа 9 подключен к первому входу счетчика 12„.второй вход которого подключен к пятому выходу блока 3 управления, второй выход которого подключен к второму входу счетчика 11, первый вход которого подключен к выходу ключа 8, информационные выходы счетчика 12 подключены к первым информационным входам блока 15 сравнения кодов и информационным входам регистра 13, информационные выходы которого подключены к вторым информационным входам коммутатора 17, вторым информационным входам блока 16 сравнения кодов и вторым информационным входам блока 15 сравнения кодов, выход которого подключен к второму входу регистра 13, информационные выходы счетчика 11 подключены к вторым информационным входам блока 14 сравнения и информационным входам регистра 10, информационные выходы которого подключены к вторым информационным входам блока 16 сравнения кодов, вторым входам коммутатора 17 и первым информационным входам блока 14 сравнения кодов, выход которого подключен к второму входу регистра 10, вход блока

15 сравнения подключен к четвертому выходу блока 3 управления, третий выход которого подключен к входу блока 14 сравнения, выход блока 16 сравнения кодов подключен к управляющему входу коммутатора 17, информационные выходы которого подключены к информационным входам буферного регистра 18, первый, второй и третий управляющие входы которого подключены соответственно к первому, шестому, седьмому выходам блока 3 управления, восьмой выход которого подключен к второму входу коммутатора 1, выход которого подключен к входу частотомера 4. Вход дешифратора 20 блока 3 управления, входы кодоуправляемого гетеродина 31 подключены к адресным выходам вычислительного блока (ЭВМ) 19, информационные входы которого подключены к выходу буферного регистра 18 и частотомера 4, выход гетеродина 31 подключен к второму входу смесителя 30, выход которого подключен к входу формирователя 2.

Выходы дешифратора 20, элемента

ИЛИ 29, одновибратора 23, одновибратора

22, элемента ИЛИ 28, одновибратора 24, элемента 25 задержки, триггеров 21 и 32 являются соответственно первым, вторым, третьим, четвертым, пятым, шестым, седьмым, восьмым и девятым выходами блока 3 управления, первый выход дешифратора 20 подключен к первому входу триггера 21 и второму входу триггера 32, первый вход которого подключен к четвертому выходу дешифратора, второй выход дешифратора 20 подключен к второму входу триггера 21, первым входам элеMåíтов ИЛИ 28 и 29, третии выходдешифратора 20 подключен к входу одновибратора 24 и входу элемента 25 задержки, выход одновибратора 22 через элемент 26 задержки подключен к второму входу элемента ИЛИ 28, выход одновибратора 23 через элемент 27 задержки подключен к второму входу элемента ИЛИ 29, адресные выходы вычислительного блока 19 подключены к входам дешифратора 20 и являются адресными выходами блока 3 управления, информационными входами которого являются информационные входы вычислительного блока 19.

Гетеродин 31 и смеситель 30 обеспечивают уменьшение погрешности дискретизации. путем установки оптимального значения F < для каждого измеряемого значения h,f, делитель 6 на два входного сигнала уменьшает погрешность, вызванную неравенством нулю порога срабатывания формирователя 2. Коммутаторы 1 и 17, частотомер 4, счетчики 11 и 13, блоки 14 — 16 сравнения кодов обеспечивают измерение максимального периода ЧМ сигнала при сравнении всех без исключения периодов

ЧМ сигнала и точное значение частот модулирующего сигнала и промежуточной частоты. Вычислительное устройство 19

1698818

50 производит вычисление пикового значения девиации и управляет совместно с блоком 3 управления работой устройства.

Структурная схема ЭВМ вЂ” типовая (например "Электроника ДЗ-28"), Буферный регистр 18, имеющий три устойчивых состояния (0,1 и высокий выходной импеданс), обеспечивает подключение на общую шину ввода информации в ЭВМ двух источников информации — частотомера 4 и коммутатора

17. Дешифратор 20, одновибратор 24 и элемент 25 задержки обеспечивают формирование временной диаграммы управления буферным регистром 18 по кодам адресной магистрали ЭВМ.

Особых требований к гетеродину 31 не предьявляется, Например, может быть использован генератор Г4 — 165.

Устройство работает следующим образом.

По адресным шинам ЭВМ 19 выдается код, который, поступая на входы дешифратора 20, обеспечивает появление нэ втором выходе дешифратора 20 сигнала, устанавливающего все узлы в измерителе в исходное состояние, Затем по адресным шинам ЭВМ

19 выдается код, обеспечивающий появление на четвертом выходе дешифратора 20 сигнала, устанавливающего триггер 32 в единичное состояние, сигнал с выхода которого, поступая на пятый вход первого коммутатора, подключает на его выход сигнал несущей частоты (f ), значение которого измеряется частотомером 4 и выдается в память ЭВМ 19.

В ЭВМ 19 вычисляется требуемое начальное значение fn<. пч= 1,1 A f макс у где A f »< — верхний предел измерений девиации частоты. Затем вычисляется требуемое значение частоты гетеродина 31 по формуле

fr = тс тпч, где fr — требуемое значение частоты гетеродина;

fc — частота несущего сигнала,.

По адресным шинам ЭВМ 19 выдается на гатеродин код, устанавливающий требуемое значение частоты гетеродина.

На вход коммутатора 1 с выхода триггера 21 блока 3 управления поступает сигнал, разрешающий прохождение на вход частотомера промежуточной частоты, значение которой с выхода частотомера 4 передается в ЭВМ 19 и хранится в памяти.

Частотно-модулированный сигнал промежуточной частоты в формирователе 2 преобразуется в прямоугольные импульсы с сохранением закона модуляции и поступает

35 на вход делителя 6 на два, который обеспечивает выделение четных и нечетных периодов ПЧ. Четные периоды, поступая на вход ключа 9 открывают его, на второй его вход с генератора 5 опорной частоты поступает опорная частота, На выходе ключа 9 получаем четные, модулированные по длительности периоды ПЧ, которые в счетчике 12 преобразуются в цифровой код, который поступает на первые информационные входы блока 15 сравнения кодов, на вторые входы которого поступает код, записанный в регистре 13. На управляющий вход блока 15 сравнения с выхода одновибратора поступает импульс, вырабатываемый по концу четного периода ПЧ и появляющийся на выходе блока I5 сравнения в случае, если

1ч2п (Тмакс) (N2n (12п), где и = 0,1,2,...;

Й2п(Тмакс) МаКСИМаЛЬНОЕ ЗНаЧЕНИЕ ЧЕтных периодов ПЧ, хранящихся в первом реГистре;

Й2п(Т2п) — ТЕКУЩЕЕ ЗНаЧЕНИЕ ЧЕТНЫХ ПЕриодов ПЧ, выдаваемых первым счетчиком, и осуществляет запись в регистр 13 данного значения.

Затем импульс, вырабатываемый одновибратором 22, задерживается элементом

26 задержки (на время, достаточное для записи в регистр 13) и поступает через элемент ИЛИ 28 на второй вход счетчика 12, устанавливая его в начальное состояние, и измерения повторяются.

Нечетные периоды с выхода инвертора

7, поступая на вход ключа 8,открывают его.

На другой вход ключа 8 с генератора 5 опорной частоты поступает опорная частота. Ха выходе ключа 8 получаем нечетные, модулированные по длительности периоды ПЧ„которые в счетчике 11 преобразуются в цифровой код, который поступает на первые информационные входы блока 14 сравнения кодов, на вторые информационные входы которого поступает код, записанный в регистре 10. На управляющий вход блока 14 сравнения кодов с выхода одновибратора

23 поступает импульс, вырабатываемый по концу нечетного периода ПЧ, который появляется на входе блока l4 сравнения в случае, если

N2n+1 (Тмакс) Й 2n+1 (Т2п-1), где n =-0,1,2,...;

N2n+1 (Тмакс) — МаКСИМаЛЬНОЕ ЗНаЧЕНИЕ нечетных периодов ПЧ, хранящихся во втором регистре;

N2n+1 (Т2п+1) — тЕКущЕЕ ЗНаЧЕНИЕ НЕЧЕТных периодов ПЧ, выдаваемое вторым счетчиком,и осуществляет запись в регистр данного значения. Затем импульс„вырабатываемый одновибр гтором 23, задержива10

1698818 ется элементом 26 задержки (на время, достаточное для записи в регистр 10) и поступает через элемент ИЛИ 29 на второй вход счетчика 11, устанавливая его в начальное состояние, и измерения повторяются. Значения кодов, хранящихся в регистрах 10 и

13, поступают на входы коммутаторов 17 и блока 16 сравнения, где сравниваются, в результате чего на выходе блока 16 сравнения появляется сигнал, подключающий на вход коммутатора 17 максимальное значение периода ПЧ (Тмакс)

По адресным шинам ЭВМ 19 выдается код, который, поступая на входы дешифратора 20, обеспечивает появление на третьем его выходе сигнала, по переднему фронту которого одновибратор 24 выделяет импульс, переписывающий значение Тмпкс в буферный регистр 18. Сигнал с третьего выхода дешифратора 20, задержанный элементом 25 задержки на время записи Т в буферный регистр 18, поступает на третий управляющий вход буферного регистра 18, обеспечивая считывание значения Тмэкс в память ЭВМ 19.

Затем по адресным шинам ЭВМ 19 выдается код, который обеспечивает переключение в блоке 3 управления триггера 21 в единичное состояние, сигнал с выхода которого, поступая на вход коммутатора 1, подключает на вход частотомера 4 моделирующую частоту F, которая измеряется им и выдается в память ЭВМ 19..

На основании полученного значения

Тмзкс ЭВМ 19 вычисляет значение Л fl по формуле

h,f = I -)- — — пч .

1 > F Тмакс макс

После чего вычисляется оптимальное значение 1пч опт.l no фор у е

R F Тмакс + 8!пЯ F Тмакс cos л F Тмакс пчопт! = т

sin ГF Тмакс +# F Тмакс cos К F Тмакс

По оптимальному значению 1пч опт, ЭВМ 1А выдает нэ гетеродин 31 код, обеспечивающий выдачу с него частоты,.необходимой для установки требуемой 1пч опт.i.

Процесс измерения Тмакс вычисления

Л1.И Ьч опт.l И СООтВЕтСтВЕННО ПЕРЕСтРОйКа частоты гетеродина 31 повторяются до тех нор, пока не будет выполняться условие: f пч опт. I (I-1) f пч опт.1 « д

5 ГдЕ fn ч опт.i (Ь1) — ВЫЧИСЛЕННОЕ ЗНаЧЕНИЕ fnv опт, в предыдущем цикле измерений: тпч опт.l — ВЫЧИСЛЕННОЕ ЗНаЧЕНИЕ fns опт. в текущем цикле измерений; д — заданный допуск разброса 1пч, вы10 бираемый исходя из характеристик используемых генераторов.

При выполнении условия неравенства за результат измерения принимается измеренное в последнем цикле значение Л f

15 Введение в измеритель смесителя 30, кодоуправляемого гетеродина 31 и второго триггера 32 с новыми связями позволило для каждого измеряемого значения девиации частоты устанавливать оптимальную

20 промежуточную частоту, при которой вклад погрешности дискретизации в погрешность измерения девиации частоты минимален.

Формула изобретения

1. Измеритель девиации частоты по авт, 25 св. ¹ 1465799, отличающийся тем, что, с целью повышения точности измерения, в него дополнительно введены смеситель и кодоуправляемый .-етеродин, причем первый вход измерителя соединен с первым

30 входом смесителя и четвертым входом первого коммутатора, пятый вход которого соединен с девятым выходом блока управления, второй вход смесителя подключен к выходу кодоуправгяемого гетеродина.

35 кодовые управляющие входы которого подключены к адресным выходам блока управления, а выход смесителя соединен с входом формирователя.

40 2, Измеритель по п.1, о т л и ч а ю щ и йс я тем. что в блок управления дополнительно введен второй триггер, выход которого соединен с девятым выходом блока управления, при этом четвертый выход дешифра45 тора соединен с первым входом второго триггера, второй вход которого подключен к первому выходу дешифратора, а адресные выходы блока управления соединены с адресными выходами вычислительного блока.

1698818

Составитель B.Бабкин

Техред М.Моргентал . Корректор 3.Слиган

Редактор Ю.Середа

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101

Заказ 4393 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5