Устройство для умножения

 

Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих устройств умножения чисел повышенной надежности, удобных для изготовления с применением технологии БИС и СБИС. Целью изобретения является повышение надежности устройства за счет скользящего резервирования и реконструкции после отказов операционных блоков . Устройство содержит основные и резервные операционные блоки 1.1-1.П, 2.1- 2.т/пять групп коммутаторов 3-7, регистры 8 замены, элементы ИЛИ 9 и блок 10 управления (подключением резерва). Введение в устройство резервных операционных блоков с соответствующими средствами коммутации и управления реконфигурацией позволяет обеспечить положительный эффект, заключающийся в повышении надежности устройства . 1 з.п.ф-лы, 4 ил.

союз советских

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 6 06 F 7/52, 11/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4779301/24 (22) 08.01.90 (46) 30.12.91. Бюл. М 48 (71) Научно-исследовательский институт электронных вычислительных машин (72) А.А. Шостак и В,В, Яскевич (53) 681.325 (088.8) (56) Авторское свидетельство СССР

М 769540, кл. G 06 F 7/52, 1978.

Авторское свидетельство СССР

N 888109, кл. G 06 F 7./52, 1978. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ (57) Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих устройств умножения чисел повышенной надежности, „„ Ы„„1702362 А1 удобных для изготовления с применением технологии БИС и СБИС. Целью изобретения является повышение надежности устройства за счет скользящего резервирования и реконструкции после отказов операционных блоков, Устройство содержит основные и резервные операционные блоки 1.1-1.п, 2,12лп,пять групп коммутаторов 3-7, регистры 8 замены, элементы ИЛИ 9 и блок 10 управления (подключением резерва). Введение в устройство резервных операционных блоков с соответствующими средствами коммутации и управления реконфигурацией позволяет обеспечить положительный эффект, заключающийся в повышении надежности устройства. 1 з.п.ф-лы, 4 ил.

10 l5

Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих устройств умножения чисел повышенной надежности, удобных для изготовления с применением технологии больших и сверхбольших интегральных схем, Известно устройство для умножения, содержащее регистры множимаго и множителя, накапливающий сумматор, и одноразрядных узлов умножения (и — число разрядов мнажимаго), и двухразрядных сумматоров и и буферных регистров.

Недостатками данного устройства являются низкое .быстродействие (из-за большой длительности такта работы устройства) и низкая надежность.

Наиболее близким по технической сущности к изобретению является устройство для умножения, содержащее и операционных блоков (в прототипе каждый операционный блок включает одноразрядный регистр множимого, блок вычисления разрядных значений произведения и буферные регистры первой и второй групп с соответствующими связями) (n — число разрядов множимого), причем вход слагаемого 1-го (i

= 1,...n) операционного блока соединен с выходом результата (i+1)-га операционного блока, вход множителя — с входом множителя устройства. вход множимого — с входом множимого устройства, вход слагаемого иго операционного блока подключен к входу коррекции устройства, выход которого соединен с Bb)xopoM первого операционного блока, Известное устройство удобно для изготовления с применением БИС и СБИС, отличается достаточно высоким быстродействием, так как длительность одного такта его работы сведена к минимуму.

Недостатком этого устройства является его низкая надежность.

Цель изобретения — повышение надежности устройства за счет скользящего резервирования и его реконфигурации после отказов операционных блоков.

Устройство для умножения содержит резервные операционные блоки, пять групп коммутаторов, регистры замены, элементы

ИЛИ и блок управления подключением резерва с соответствующими свя NMи, Зто позволяет обеспечить работу устройства при отказах операционных блоков за:чет того, что резервные операционные блоки могут заменить любой отказавший основной операционный блок. При этом устройство работоспособно до m отказов блоков (гп — число резервных блоков), На фиг.1 приведена структурная схема предлагаемого устройства для умножения; на фиг.2 — структурная схема операционного блока; на фиг,3 — функциональная схема регистра замены; на фиг,4 — функциональная схема блока управления подключением резерва.

Устройство для умно>кения (фиг.1) содержит и основных операционных блоков 1 (n — число разрядов множимого), m резервных операционных блоков 2, и коммутаторов 3 первой группы, и коммутаторов 4 второй группы, m коммутаторов 5 третьей группы, mк,омм:утаторов 6 четвертой группы, m коммутаторов 7 множимого, m регистров 8 замены, и элементов ИЛИ 9, блок 10 управления подключением резерва, вход 11 коррекции устройства, входы 12 и 13 множителя и множимого устройства соответственно. входы 14 и 15 состояния основных и резервных блоков устройства соответственно, вход 16 запрета устройства, выходы 17—

20 результата, структуры, отказа и прерывания устройства соответственно.

Вход 21 слагаемого i-го (i=1,...n) блока 1 соединен с первым выходом коммутатора 3, вход множителя — с входом 12 множителя устсойства и входами множителя блоков 2, вход множимого — с входом 13 множимого устройства и i-м информационным входом коммутаторов 7 множимого, выход j-го (j = i,.„m) коммутатора 7 соединен с входом множимого j-гс блока 2, выход 22 результата

1-го блока 1 соединен с первым информационным входом i-го коммутатора 4, выход которого соединен с информационным входом (i-1j-го коммутатора 3, выход первого коммутатора 4 подключен к выходу 17 результата устройства, вход 11 коррекции которого соединен с информационным входом и-гс коммутатора 3, второй выход i-го коммутатора 3 соединен с i- v информационными входами коммутаторов 5, выход j-го коммутатора 5 соединен с входом слагаемого j-го блока 2, выход результата которого соединен с информационным входом j-го коммутатора 6, i-й выход которого соединен с j-м входом i-го элемента ИЛИ, выход которого соедине". с вторым информационным входом i-го коммутатора 4, управляющие входы коммутаторов 3 и 4 соединены с входами отказов основны блоков регистров 8 и с вь1ходом 23 блока 10 управления подкл.очением резерва, вход состояния резервных блоков блока 10 соединен с входам 15 устройства и с в>водами отказа резервного блока регистров 8, входы готовности которых соединены с выходом 24 приоритета блока

10, управляющие входы )-х коммутаторов

5-7 соединены с выходом 26 выбора p33pR.

1702362

55 да J-го регистра 8, выход 25 запрета которого соединен с входом запрета ()+1)-го регистра 8, выход 25 m-го регистра 8 подключен к выходу 18 структуры устройства, вход 16 запрета которого соединен с входом запрета первого регистра 8, вход 14 состояния основных блоков устройства соединен с входом состояния основных блоков блока

10 управления подключением резерва, выход отказа которого соединен с выходом 19 отказа устройства, выход 20 прерывания. которого соединен с выходом прерывания блока 10.

Регистр 8 замены (фиг.3) содержит и

RS-триггеров 31, и элементов И 32 первой группы и п элементов И 33 второй группы, вход запрета регистра 8 (выход 25 предыдущего регистра 8 или вход 16 устройства) соединен с первыми входами элементов И

33 и с третьими входами элементов И 32, первые входы которых соединены с входом отказов основных блоков регистра 8 (выходом 23 блока 10),вход готовности которого (выход 24 блока 10) соединен с вторыми входами элементов И 32, выходы которых соединены с входами установки в единицу соответствующих триггеров 31, входы установки в нуль которых соединены входом отказа резервного блока регистра 8 (входом 15 устройства), выход 26 выбора разряда которого соединен с прямыми выходами триггеров 31, инверсные выходы которых соединены с вторыми входами соответствуюЩих элементов И 33, выходы которых соединены с выходом 25 запрета регистра 8, Блок 10 управления подключением резерва содержит и триггеров 34, счетчик 35, дешифратор 36 и элемент ИЛИ 37, вход состояния основных блоков блока 10 (вход 14 устройства) соединен с входами установки в единицу триггеров 34 и первой группой входов элемента ИЛИ 37, вход состояния резервных блоков 10 соединен с второй группой входов элемента ИЛИ 37, выход которого соединен с выходом прерывания блока 10 (выходом 20 устройства) и со счетным входом счетчика 35, выход которого соединен с входом дешифратора 36, m выходов которого подключены к выходу 24 приоритета блока 10, выход отказа которо-, го (выход 19 устройства) соединен с (m+1)-м выходом дешифратора 36.

Рассмотрим функциональное назначение и реализацию узлов и блоков устройства.

Операционные блоки 1(2) предназначены для вычисления разрядных произведений и формируют на своих выходах 21 результата значения (Ху+А+В) мл „

40 где мл — младший разряд двухразрядного результата:

X, Y — соответствующие разряды сомножителей, поступающие на входы множителя и множимого блоков 1(21;

А — одноразрядное слагаемое, поступающее на вход слагаемого блоков 1(2);

 — внутреннее одноразрядное слагаемое, хранимое в одном из регистров блоков 1(2), Реализация блоков 1(2) показана на фиг.2, В этом случае каждый блок 1(2) содержит узел 27 вычисления разрядных значений произведения, буферные регистры 28 и

29 и регистр 30 множимого. В регистре 30 хранится соответствующий разряд множимого. Узел 27 формирует двухразрядные значения функции

F = Х-Y+A+B, старшие и младшие разряды которых записываются соответственно в регистры 28 и

29. Реализация узла 27 зависит от требований к регулярности структуры и к быстродействию. Регистры 28 — 30 могут быть реализованы на синхронных двухтактных 0триггерах, причем регистры 28 и 29 имеют входы установки в нулевое состояние, Коммутатор 3 предназначен для выдачи информации со своего входа на первый или второй выходы в зависимости от управляющих сигналов. Он может быть реализован на элементах 2И.

Коммутатор 4 предназначен для передачи информации на свой выход с первого или второго своих входов в зависимости от управляющего потенциала. Он может быть реализован на элементах 2И вЂ” 2ИЛИ, Коммутатор 5 предназначен для передачи информации на свой выход с одного из своих и входов в зависимости от управляющего потенциала. Он может быть реализован на элементах 2И вЂ” ИЛИ.

Коммутатор 6 предназначен для выдачи информации со своего входа на один из своих и выходов в зависимости от управляющего потенциала. Он может быть реализован на элементах 2И.

Коммутатор 7 предназначен для передачи одного из разрядов множимого со с80 их входов на вход множимого соответствующего блока 2 в зависимости от управляющего потенциала. Он может быть реализован на элементах 2И вЂ” ИЛИ, Регистр 8 замены предназначен для хранения унитарного кода номера разряда отказавшего основного блока 1, заменяемого соответствующим резервным блоком 2, выдачи управляющего потенциала на соответствующие коммутаторы 5 — 7, а также вы8 рэбОтки кода управляющего номера р83рядов всех отказавших к моменту его включения блоков 1. Он может быть реализован различными способами, например., кэк ïoказано на фиг.3. В этом случае регистр 8 содержит n RS-триггеров 31, и элементов И

32 первой группы и и элементов И 33 второй группы. Каждый триггер 31 соотетствует одному из разрядов множимого 1, )-й триггер

31 устанавливает в "1" при отказе i-го блока

1 по сигналу с входа отказов основных блоков регистра 8 (с выхода 23 блока 10) при условии, что присутствует раэрешакяций сигнал нэ входе готовности регис-ра 8(Выходе 24 блока 10) и отсутствует заг рещэ,ощий сигнал на входе запрета выбора разрядов (выходе 25 предыдущего регистра

8 или входе 16 устройства для первого регистра 8). С прямого выхода срабогавшего, триггера 31 на выход 26 регистра 8 поступэ; ет управляющий потенциал для коммутато, ров 5 — 7, а С инверсного выхода этого триггера через элемент И 33 на выход 25 регистра 8 поступает сигнал, запрещающий выбор этого разряда последующими регистрами 8, Сброс данного триггера 31 происходит при отказе соответствующего блока 2 по сиГналу с вхОДэ Откээа резервного блока регистра 8 (входа 15 устройства).

Элементы ИЛИ 9 предназначены для соединения виходов коммутаторов 6 с Вто, рыми входами соответствующих коммутато ров 4.

Блок 10 управления подключением резерва предназначен для выдачи управлгнащих сигналов на прерывание работы устройства при отказах Основных и реэервHbIx 6JloKoB 1 и 2, н8 Отключение Отк338BINx блоков 1(2) и включение в работу резервных

6fIoKoB 2, 8 также для выдачи сигнэл8 Go отказе устройства после (в+1) Отказов блоков 1(2). Одна из Возможних реализаций блока 10 показана <а фиг.4. Блок 10 содержит п RS-триггеров 34 состояний Основных блоков, счетчик 35, дешифратор 36, элемент

ИЛИ 37, В триггеры 34 записывается covoяние блоков 1.

С выходов триггеров 34 через выход 23 .блока 10 поступа от си;-нэлы управления коммутаторами 3 и 4. При отказах основных и резервных блоков 1 и 2 через элемент ИЛИ

37 на счетный вход счетчика 35 подается сигнал, устанавливающий его в очередное состояние. Дешифратор 36 Опоеделяет "48"" рез выход 24 блока 10 очередной резервнь.й блок 2, готовый к замене при отказе Основного блока 1. Когда счетчик 35 в результате я+1 Отказов блоков 1(2) устанавливается в (в+1)-е состояние., то на (m+1)-м выходе дешифратора 36 формируется сигнал, поступающий на выход 19 отказа устройства, На структурных и функциональных схемах в целях упрощения не показаны цепи установки в нулевое состояние и синхровходы регистров блоков 1(2), триггеров и счетчика блока 10, однако обаединены цепи установки в нулевое состояние регистров 28 и 29 блоков 1(2), имеется общая цепь синхронизации регистров 28 — 30 блоков 1(2), а также общая цепь установки в нулевое состояние триггеров 34 и счетчика 35блока 10.

Устройство работает следующим обраЗом.

В исходном состоянии регистрь1 28 и 29 блоков 1(2), триггеры 31 регистров 8„тригге ры 34 и счетчик 35 блока 10 обнулены, в

0еГист0е 30 1-ГО (l 1,....,n) блока 1 хранится

i-й разряд множимого, коммутаторы 3 и 4 под действием нулевого кода на выходе 23 блока 10 настроены на Организацию связей между блоками 1, коммутаторы 5-7 под дей,ствием нулевого кода на выходах 26 регистров 8 настроены на отключение Выходов и входов блоков 2 (изолируют блоки 2 от остальной части схемы устройства).

Усгройство работает в двух режимах: рабочем и реконфиГурации.

В рабочем режиме в устройстве производится умножение и-разрядных сомножителей в течение 2 п тактов с использованием и операционных блоков1(2). Пусть всеблоки исправны. В каждом иэ и первых тактов работы устройства на его вход 12 поступает по Одному разряду, начиная с младших, множитель. При атом в i-м (i-1,...,n) блоке 1 производят умножение разряда множителя, постуггающеГО нэ еГО ВхОд множителя с Вхо дз 12 устройства, н8 .Й разряд мйожимОГО, хранимый в его регистре 30 мкожимого, и прибавление к младшему:разряду получившегося при эгом произведения младшего разряда произведения (!+1)-го блока 1, сформированного В предыдущем такте и поcT) ï8foÙçI о на Вход слЭГэемОГО 1-ГО блока 1 с выхода i-го коммутатора 3, а также старшеГо разряда произведения 1-Го блока 1, сформированного в предыдущем такте и хранимого в его регистре 28. Сформированние к концу такта старший и младший разряды произведения i-ro блока 1 записываются В его регистры 28 и 29 соответственнО, После Выполнения и первых тактов работы устройства íà Bro вход 12 поступает нулевая информация и далее осуществляется еще дополнительно и тактов, в течение которых из устройства выводится " соответству Ощим преобразованием информация.

;,Оэнимая в регистрах 28 и 29 блоков 1. Вы1702362

5

30

40

50 вод 2 и разрядного произведения сомножителей в устройстве осуществляется через его выход 17 по одному разряду в каждом такте. В данном случае на вход 11 коррекции устройства во всех его тактах подается нулевая информация. В тех же случаях, когда требуется получить округленное значение произведения, необходимо в первом такте работы устройства на его вход 11 подать определенную информацию (например, для округления 2 n — разрядного произведения сомножителей, представленных в двоична-кодированной шестнадцатеричной системе счисления, необходимо на вход11 в первом такте подать двоичный код

1000). Это позволяет осуществить округление результата без дополнительных временных затрат. Вход 11 может быть использован также для введения результирующей коррекции по знакам множимого и множителя в случае умножения чисел в дополнительном коде, В процессе функционирования блоки

1(2) могут отказывать, Предположим, что каждый операционный блок 1(2) имеет средства обнаружения отказа в виде. средств встроенного контроля. которые могут быть организованы любыми известными способами, например, дублированием или контролем по модулю. Информация о состоянии блоков 1(2) поступает на входы 14 и 15 устройства в моменты опроса средств контроля блоков 1(2), периодичность которого определяется различными требованиями к работе устройства. Ввиду малой вероятности одновременного отказа двух и более блоков

1(2) эта ситуация не рассматривается. Средства контроля блоков 2, находящихся в "горячем" (нагружен ном) ил и "холодном" (ненагруженном) состоянии, опрашиваются при условии включения соответствующего блока 2 в процесс вычисления произведения сомножителей, причем вероятность отказа резервных блоков 2 в случае

"холодного" резервирования гораздо ниже.

Рассмотрим работу устройства в режиме реконфигурации.

Пусть работа устройства обеспечивается и основными блоками 1, а все блоки 2 находятся в резерве, При отказе i-го.блока

1 через вход i4 устройства сигнал об этом поступает на вход состояния основных блоков блока 10, где устанавливает i-й триггер

34 в "1", и через элемент ИЛИ 37 и выход прерывания блока 10 поступает на выход 20 устройства, вызывая прерывание работы устройства. Кроме того, по сигналу отказа счетчик 35 устанавливается в "1", а на первом выходе дешифратора 36 формируется сигнал, который через выход 24 блока 10 поступает на вход готовности первого регистра 8, разрешая прохождение информации об отказе l-ro блока 1, поступающей на вход отказов основных блоков регистра 8 с выхода. 1-го триггера 34 блока 10 через его выход

23, на вход установки в "1" l-го триггера 31 регистра 8, с прямого выхода которого "1" через выход 26 выбора разряда поступает на управляющие входы коммутаторов 5 — 7, настраивая их на работу с l-м разрядом множимого вместо исключенного из работы с помощью коммутаторов 3 и 4 l-го блока 1, С инверсного выхода i-го триггера 31 первого регистра 8 "0" через 1-й элемент И ЗЗ поступает через выход 25 этого регистра 8 на вход запрета выбора второго регистра 8, в результате чего во втором и последующих регистрах 8 запрещается прохождение сигнала от об отказа l-ro блока 1 и срабатыва-, ние l-го триггера 31. Таким образом, первый блок 2 заменяет отказавший l-й блок 1 и устанавливается новая конфигурация устройства. По окончании режима реконфигурации на вход 13 устройства подается множимое, разряды которого записываются в регистры 30 блоков 1, à i-й разряд множимого — в регистр 30 первого блока 2. Одновременно с этим обнуляются регистры 28 и

29 блоков 1 и 2. Далее устройство вновь переходит в рабочий режим и начинает выполнять умножение с первого такта.

При отказе во время работы устройства еще одного блока 1 выполняются аналогичные действия по прерыванию работы устройства, установке в "1" соответствующего триггера 34 блока 10, перекл ючению счетчика 35 и дешифратора 36 блока 10, выбор соответствующего разряда во втором регистре 8, перенастройке соответствующих коммутаторов 3-7 и последующему возобновлению нормальной работы.

Если же происходит отказ в блоке 2, включенном в работу вместо отказавшего ранее l-го блока 1, то в устройстве осуществляется следующая последовател ь ность действий. По сигналу на входе 15 состояния резервных блоков устройства через элемент

ИЛИ 37 блока 10 осуществляются прерывание нормальной работы и переходустройстsa в режим реконфигурации, счетчик 35 блока 10 переключается в очередное состояние, в результате чего с выхода дешифратора 36 выдается сигнал готовности на соответствующий вход очередного регистра

8. Сигналом отказа резервного блока 2 с входа 15 устройства устанавливается в "0"

1-й триггер 31 соответствующего отказавшему блоку 2 регистра 8, в результате чего снимается запрет выбора i-ro разряда для последующих регистров 8 (устанавливается

"1" на инверсном выходе I-го триггера 31), а также перенастраиваются коммутаторы 57, отключая входы и выходы отказавшего блока 2 от остальной части схемы. В очередном готовом к замене регистре 8 при разрешающих сигналах на входах I-ro элемента И

32 сигнал отказа с входа отказов основных блоков устанавливает в "1" I-й триггер 31, с прямого выхода которого "1" настраивает соответствующие коммутаторы 5-7 на работу вместо i-ro блока 1, а с инверсного выхода

I-ro триггера 31 "О" запрещает выбор этого разряда последующими регистрами 8.

В данном случае на вход 16 устройства подается ддиИичная информация. В тех же случаях, когда необходимо запретить замену отдельных (или всех) основных блоков 1 на вход 16 устройства подается соответствующая информация, На выходе 25 последнего m-го регистра

8 в любой момент времени может быть прослежена структура" устройства (т.е. состояние основных блоков 1), которая выводится через выход 18 устройства.

После регистрации счетчиком 35 и дешифратором 36 блока 10 (m+1)-го отказа блоков 1(2) на выходе 19 устройства появляется сигнал отказа устройства, указывающий на невозможность дальнейшей реконфигурации „и корректной работы устройства.

Таким образом, устройство за счет скользящего резервирования запасными операционными блоками сохраняет работоспособность до (m+1)-го отказа в операционных блоках, что повышает надежность устройства, причем резервирование может осуществлять как нагруженными TBK N He нагруженными блоками 2 ("горячее" и "холодное" резервирование).

Устройство состоит из однотипных узлов и блоков, что делает его перспективным при разработке современных наращиваемых средств на БИС и СБИС.

Сравним надежностные характеристики известного и предлагаемого устройств, из которых наиболее важной характеристикой является наработка на отказ Т. Предположим, что используется "горячее" резервирование, т.е. с использованием нагруженных блоков 2. Пусть устройство предназначено для перемножения 64 разрядных чисел, представленных в. 2 =256-ой системе

8 счисления (п=8, k=8), реализацию блока 27 в блоках 1(2) предполагают в виде однородной ячеистой структуры, как показано на фиг.2. Реализация регистров 8 замены и блока 10 управления подключением резерва показана соответственно на фиг.Ç и 4.

Расчет вероятности безотказной работы для известного и предлагаемого устройств проводят, исходя из аппаратурных затрат, выраженных в количестве используемых для реализации устройств двухвходовых

5 элементов И, ИЛИ, а также элемента НЕ, которые обозначают как эквивалентные вентили (Э В). Принимают интенсивность отказа такого вентиля rl, = 0,85 10 1/час.

Аппаратурные затраты на реализацию

10 блока 1(2) включают затраты на узел 27 и регистры 28 — 30.

С р) = С27+С28+С29+С30.

Узел 27 содержит К одноразрядных двоичных сумматоров и К двухвходовых

15 элементов И, причем наиболее экономичная по количеству элементов схема одноразрядного двоичного сумматора содержит С<ун-8 (ЭВ), Получают

С27=64Ссум+64=64.9+64=640 (Э В).

20 Регистры 28.,29,30 реализованы на синхронных двухтактовых D-триггерах, каждый иэ которых содержит С р=9(3B), т.е.:

С28=С29=СЗО=к.9=8.9 72(3 В).

Получают аппаратурные затраты на

25 один блок 1(2) равными

С1(2 640+3.72-856(ЭВ).

Интенсивность отказов блока 1(2) оп ределяется как

kp) = С1р). 1 =7,28 10 (1/ч).

ЗО Определяют теперь аппаратурные затраты на реализацию в предлагаемом устройстве средств управления и коммутации, в которые входят коммутаторы 3 — 7, регистры 8, блок 10 и элементы ИЛИ 9, т.е.

35 Сук = п(СЗ+С4)+(С5+С6+С7) m + т» С8+С10+и С9

Коммутаторы 3 — 7; реализованные на элементах 2И-2ИЛИ, 2И, 2И-и ИЛИ, имеют следующие аппаратурные затраты (8ИЛИ

40 реализуется на 7 двухвходовых элементах

ИЛИ):

СЗ=к.2=16(Э В)

С4=к.3=24(Э В)

С5=(п+7).k--120(Э В)

45 С6=п.к=64(Э В)

С7=(п+7}. к=120(Э В)

Регистр 8 состоит иэ n RS-триггеров 31, и элементов ЗИ и и элементов 2И, причем асинхронный RS-триггер содержит 2ЭВ та50 ким GGpBSGM получают

СО=8.2+16+8=-40(Э В)

Элементы ИЛИ 9 представляют m-входовые элементы ИЛИ, поэтому, переходя к двухвходовым ЭВ, получают

55 C9=m-1 (ЭВ)

Аппарвтурные затраты блока 10 включают п асинхронных RS-триггеров 34 (С34=2Э В), счетчик 35, который представляет собой двоичный счетчик, построенный с

1702352 использованием !о9г(в+2) двухтактных Отриггеров (где (g — ближайшее целое, большее или равное Х):

С35=9. (!о9г{в+2} дешифратор 36, представляющий иэ се- 5 бя матричный дешифратор на !!о9г(в+2)! входов и (m+2) выходов, реализуется на (m+2) многовходовых элементах И

С37=(в+2)!(!одг(в+2)I-1), (Э В), 10 а также (m+n)-входовой элемент ИЛИ 37С37=(в+и-1)=в+7 (Э В)

Получают общее количество ЭВ в блоке

С10 = n. C34+C35+C36+C37= 8,2+ 9

logz(m+ 2)!+ (m+ 2} ° (!!о9г(в+ 2))-1)+ (m+ 7)= (m+ 11)!!одоп+ 2)1+ 21.

Таким образом, общие аппаратурные затраты на коммутацию и управление подключением резерва предлагаемого устрой- 20

Став равны

Сук=8{24+16)+в{120+64+120)+в 40+8(в1) +(гп+11) 3о92 (m+2)l + 21=(в+11) !о9г(в+2) +352 в+333 (3 В).

В таблице приведены значения аппара- 25 турных затрат и интенсивностей отказа средств коммутации и управления, а также наработка на отказ предлагаемого устройства для различных значений количества резервных операционных блоков m. При этом 30 в надежностном отношении основные операционные блоки 1 включены последовательно (отказ любого из них приводит к реконфигурации устройства), резервные операционные блоки 2 включены в схему 35 скользящего резервирования блоков 1, и ричем резервирование является нагруженным, а средства управления и коммутации включены последовательно с остальной частью схемы (поскольку отказ этих средств 40 приводит к отказу устройства, так же как отказ (m+1) блоков 1(2)). Отсюда наработка на от каз известного устройства равна

Тц

172ч

8 7 28 10 4 48

Наработка на отказ предлагаемого устройства равна

ТР = Хо PP(t)dt Хо Р1,@) Py (t)dt,, 50 где р1,2(t) =

n+m и + в 1 + — gq(g)t (1 — i4(g)t)n+m — j -) n+rn — ) . 55

j=п — вероятность безотказной работы сис темы из и рабочих блоков 1 и резервных блоков 2, работающих в нагруженном режиме;

Рук(t) = Р У" - веРоЯтность безотказной работы средств управления и коммутации;

Аук = Сук А- интенсивность отказов средств коммутации и управления.

Сравнивая наработку на отказ предлагаемого и известного устройств, определяют повышение надежности в предлагаемом устройстве, например, для m=-2 запасных блоков 2. Наработка на отказ возрастает в

К вЂ” " — — 1,92 раз.

Тп 330,5

Ти 172

Таким образом, технико-экономические преимущества предлагаемого устройства для умножения заключаются в его более высокой надежности, достигаемой за счет скользящего резервирования операционных блоков.

Формула изобретения

1. Устройство для умножения, содержащее п основных операционных блоков (n— число разрядов множимого), входы множителя которых соединены с входом множителя устройства, а входы множимого — с входом множимого устройства, о т л и ч à ющ е е с я тем, что, с целью повышения надежности устройства, в него введены и . коммутаторов первой группы, и коммутаторов второй группы, п элементов ИЛИ, m резервных операционных блоков (m=1,2,3,...), по m коммутаторов третьей, четвертой и пятой групп, m регистров замены и блок управления, причем вход слагаемого

i-ro (i=1,...,n) основного операционного блока соединен соответственно с первым выходом l-ro коммутатора первой группы, второй выход которого соединен с i-м информационным входом каждого коммутатора третьей группы, выход результата l-го основного операционного блока соединен соответственно с первым информационным входом i-го коммутатора второй группы, выход К-го К = 2,...,п) коммутатора соединен с, информационным входом (K-1)-го коммутатора первой группы, информационный вход п-ro коммутатора первой группы соединен с входом коррекции устройства, выход результата которого соединен с выходом первого коммутатора второй группы, вход слагаемого j-го (! = l,...,m) резервного операционного блока соединен соответственно с выходом j-ro коммутатора третьей группы, вход множителя — с входом множителя устройства, вход множимого — с выходом j-го коммутатора четвертой группы, а выход результата — с информационным входом j-го коммутатора пятой группы, i-й выход кото16 римечание: Расчет интегралов проводился методом трапеций с применением ЭВМ.; рого соединен соответственно с j-м входом

1-го элемента ИЛИ, выход которого соединен соответственно с вторым информационным входом i-го коммутатора второй группы, управляющие входы 1-х коммутато- 5 ров первой и второй групп объединены и соединены соответственно с входом отказа

i-го основного блока и m регистров замены и выходом отказа I-ro основного блока блока управления, i-й выход выбора разряда j-го 10 регистра замены соединен соответственно с i-ми управляющими входами )-x коммутаторов третьей, четвертой и пятой групп, ин:формационные входы m коммутаторов четвертой группы соединены с входом мно- 15 жимого устройства, выход отказа которого соединен с выходом отказа блока управления, j-й выход приоритета которого соединен соответственно.с входом готовности

J-го регистра замены, 3-й выход запрета 1-lo 20 (1-1....,m-1) регистра замены соединен с i-м входом запрета (I+1)-го регистра замены, )-й выход запрета m-ro регистра замены соединен с -м выходом структуры устройства, вход запрета которого соединен с входом 25 запрета первого регистра замены, вход состояния основных блоков. блока управления соединен с одноименным входом устройства, j-й выход состояния резервных блоков которого соединен с входом отказа резервного блока j-ro регистра замены и с j-м входом состояния резервных блоков блока управления, выход прерывания которого соединен с выходом прерывания устройства.

2. Устройство поп.1, отл и ч а ю щеес я тем, что регистр замены содержит и трйггеров и две группы по и элементов И, причем вход отказа i-ro основного блока регистра замены соединен.с первым входом

i-ro элемента И первой группы, второй вход которого соединен с входом готовности регистра замены, 1-й вход запрета которого соединен с первыми входами и элементов И второй группы и третьими входами и элементов И первой группы, выходы элементов

И первой группы соединены с входами установки в "1" соответствующих триггеров, входы установки в "0" которых объединены и соединены с входом отказа резервного блока регистра замены, I-й выход выбора разряда которого соединен соответственно с прямым выходом i-го триггера, инверсный выход которого соединен соответственно с вторым входом i-го элемента И второй группы, выход которого соединен соответственно с i-м выходом запрета регистра замены.

1702362

5(16) 1792362

Составитель Г.Дергачева

Текред M.MopreH an - Корректор А.()сауленко

Редактор И,Касарда

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Заказ 4543 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Х-35, Раущская наб., 4/8