Устройство сопряжения процессора с многоблочной памятью

 

Изобретение относится к вычислительной технике, может быть использовано для увеличения объема памяти при построении цифровых систем на базе мини(микро)ЭВМ. Цель изобретения - расширение функциональных возможностей за счет использования перестраиваемой многоблочной памяти. Это достигается тем, что устройство содержит блок 1 управления, регистр 2 номера массива, блоки 3.1-З.Н памяти, регистр адреса 4, блоки 5 подключения банков памяти и узлы 6 сравнения. 2 ил.

союз советских социмистических

РЕСПУБЛИК (!9) (! I) I (sr>s G 06 F 13/00

ГосудАРствея1ый комитет

ПО ИЗОБРЕТЕНИЯМ и ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ, )

l с, 1

Ф

° м (21) 4716507/24 (22) 07.07.89 (46) 30.12,91. Бюл. йя 48 (72) В .А.Аборин (53) 681.325(088.8) (56) Авторское свидетельство СССР

hk 1425689, кл. 6 06 F 12/02, 1983.

Авторское свидетельство СССР

Ж 951315, кл. G 06 F 13/06, 1979. (54) УСТРОЙСТВО СОПРЯЖЕНИЯ ПРОЦЕССОРА С МНОГОБЛОЧНОЙ ПАМЯТЬЮ (57) Изобретение относится к вычислительной технике, может быть использовано для увеличения обьема памяти при построении цифровых систем на базе мини(микро)ЭВМ.

Цель изобретения — расширение функциональных возможностей за счет использования перестраиваемой многоблочной памяти, Это достигается тем, что устройство содержит блок 1 управления, регистр 2 номера массива, блоки 3.1-3.H памяти, регистр адреса 4, блоки 5 подключения банков памяти и узлы 6 сравнения. 2 ил.

1702383

Изобретение относится к вычислительной технике, может быть использовано для увеличения объема памяти при построении цифровых систем на базе мини(микро)ЭВЫ.

Цель изобретения — расширение функциональных возможностей устройства за счет использования перестраиваемой многоблочной памяти.

На фиг.1 представлена схема устройства; на фиг.2 — схема блока управления и узла управления..

Устройство содержит блок 1 управления, регистр 2 номера массива, блоки

3,1..3.н памяти, регистр 4 адреса, блоки 5 подключения банков памяти, группы узлов сравнения 6. Каждый блок 3 памяти содержит М банков памяти 7. Каждый из блоков 5 подключения банков памяти содержит узел управления 8 и регистр 9. Блок 1- управле20 ния, а также каждый из узлов управления 8 содержит канальные приемопередатчики

10, дешифратор 11 адреса, триггер 12, дешифратор 13 управляющих сигналов, вход

14 синхронизации, первый и второй входы

15 и 16 режима.

Устройстов работает следующим образом.

Каждый из Н блоков 3 памяти, содержит

М банков 7 памяти и имеет максимальную емкость, соответствующую формату адресного слова процессора, не более.2N слов, где N-формат адресного слова процессора, Каждый из банков 7 памяти имеет вход чтения записи, с помощью которого данному банку либо разрешается, либо запрещается работа с общей магистралью межпроцессорного обмена, например "Общая шина", Каждый банк памяти 7 управляется авто30

35 иомно. Имеется возможность подключить любой набор банков 7 памяти из общего набора HXM банков 7 многоблочной памяти. Подключение любого банка производится программно и происходит средством соответствующего регистра 9 (за один цикл обращения процессора к соответствующему регистра 9); подклк>чается соответствующий физический банк 7 в адресное пространство процессора посредством регистра 2 номера массива (за один цикл обращения процессора к нему).

Функциональное назначение разрядов регистра 2 номера массива следующее: подключить (отключить) физический банк 7 памяти в адресное пространство процессора. Форма регистра 2 номера массива (соответственно, их количество s устройстве) Определяется количеством банков следующим образом: задается соответствующему физическому банку 7 его номер в 45 адресном пространстве процессора по7 многоблочной памяти, а именно P=M Н, где P — необходимое количество разрядов регистра 2 (при P > N количество регистров

2 больше одного).

Функциональное назначение регистров

9 следующее: задать соответствующему физическому банку 7 номер банка адресного пространства процессора. Количество разрядов регистра 9, необходимое для задания ему номера, определяется выбранным объемом банка 7. Если полный формат адресногослова процессора позволяет подключить набор иэ банков, то необходимое количество разрядов равно.

Для подключения определенного набора банков 7 памяти в адресное пространство процессора потребуется задать номера адресного пространства соответствующим физическим банкам 7 посредством обращений к соответствующим регистрам 9 и подключить соответствующие банки 7 посредством обращения к регистру 2 номера массива, При инициализации системы после прохождения по магистралям сигнала установки регистр 2 номера массива и регистры 9 устанавливаются в нулевое состояние. floэтому в исходном состоянии все банки 7 отключены. После инициализации программируется требуемая структура памяти несколькими циклами записи номеров банков в соответствующие регистры 9 и разрядов подключения выбранных банков 7 в регистра 2 номера массива. Соответствующие банку 7 разряды номера банка с регистра 9 поступают на первые информационные входы узлов 6 сравнения, соответствующих банку 7, на вход синхронизации узла 6 сравнения поступает разрешение с регистра 2 номера массива. В регистре 4 адреса запоминаются по сигналу 14 синхронизации старшие оазряды адреса, определяющие номер. банка. С выходов регистра 4 адреса разряды поступают на вторые информационные входы узлов 6 сравнения. При совпадении кодов на первых и вторых информационных входах узла 6 с его выхода формируется сигнал разрешения работы соответствующему банку 7. Сигнал разрешения работы сохраняется до окончания цикла обмена (эаписи и чтения) с банком 7 памяти и снимается после завершения цикла после снятия сигнала 14 синхронизации.

Смена подключений к магистрали комбинации банков 7 памяти производится путем изменения кодов на выходах регистров

9 и регистра 2 номера массива, соответствующих включению требуемых банков 7 памяти. Запись кодов в указанные регистры производится программно с помощью от1702383

25

40

55 дельных команд пересылки. Контроль заданных номеров банкам 7 памяти осуществляется при чтении соответствующих регистров 9 через узлы управления 8. Контроль подключенной комбинации банков памяти осуществляется при чтении регистра 2 через блок 1 управления.

Блок 1 управления предназначен для. сопряжения регистра 2 номера массива с магистралью обмена, Узел 8 управления предназначен для сопряжения соответствующего регистра 9 с магистралью обмена, выполнен аналогично блоку 1 управления.

Выполнение блока 1 узлов 8 управления определяется типом и структурой магистрали, поэтому их конкретная реализация для различных 3ВМ может быть различной.

При обращении процессора адрес по линиям адреса данных магистрали поступает через канальные приемопередатчики 10 на входы дешифратора 11. При совпадении кода адреса с заданным адресом на выходе дешифратора 11 формируется сигнал выбора регистра 2 номера массива, который запоминается в триггере 12 по сигналу синхронизации процессора. Если это цикл записи, то процессор далее снимает адрес, устанавливает данные и вырабатывает сигнал записи, поступающий на вход 15. По сигналу записи на выходе дешифратора 13 формируется сигнал записи в регистр 2 номера массива. Переданный процессором код данных с выходов начальных приемопередатчиков 10 записывается в регистр 2, Чтение регистра 2 номера массива происходит по сигналу, поступающему на вход 16 от процессора. На выходе дешифратора 11 формируется сигнал чтения регистра 2 номера массива, который поступает на управляющий вход канальных приемопередатчиков 10. Информация с выходов регистра 2 через канальные приемопередатчики 10 поступает на линии адреса данных и далее в процессор. Аналогично происходит запись в регистры 9 и их чтение..

Формула изобретения

Устройство сопряжения процессора с многоблочной памятью, содержащее регистр номера массива, блок управления и с первого по Н-й блоки памяти, Н вЂ” число блоков многоблочной памяти, причем информационный вход-выход устройства, вход чтения, вход записи и вход синхронизации устройства подключены соответственно к информационному входу-выходу, к первому входу режима, к второму входу режима и к входу синхронизации блока управления, первый и второй выходы которого подключены соответственно к информационному входу и к входу синхронизации регистра номера массива, выходы которого подключены соответственно к входам рЕжима группы блока управления, информационные входы-выходы с первого по Н-й первой группы устройства подключены соответственно к информационным входам-выходам блоков памяти с первого по Н-й, о т л и ч аю щ е е с я тем, что, с целью расширения функциональных возможностей, оно содержит Н блоков подключения банков памяти, Н групп узлов сравнения и регистр адреса, причем информационные входы-выходы с первого по Н-й второй группы устройства подключены соответственно к информационным входам блоков подключения банков памяти с первого по Н-й, вход записи и вход чтения устройства подключены соответственно к первым и вторым управляющим входам всех блоков подключения банков памяти, вход синхронизации устройства подключен к входам синхронизации всех блоков подключения банков памяти и регистра адреса, информационный вход которого подключен к адресному входу устройства, выходи а-го блока подключения банков памяти (где а = 1,2...,Н) подключены соответственно к первым информационным входам узлов срвнения а-и группы, выход регистра адреса подключен к вторым информационным входам всех узлов сравнения всех групп, вход начальной установки устройства подключен к входу установки в "0" регистра номера массива и к входам начальной установки всех блоков подключения банков памяти. С-й вход а-й группы (где с = 1,2...,M, M — число банков памяти в блоке памяти) регистра номера массива подключен к входу синхронизации С-го узла сравнения а-й группы, выход которого подключен к входу чтения-записи С-го банка памяти а-го блока памяти, при этом каждый блок подключения банков памяти содержит узел управления и регистр, причем в каждом блоке подключения банков памяти первый и второй управляющие входы, вход синхронизации и информационный вход-выход блок переключения банков памяти подключены соответственно к первому и второму входам режима. к входу синхронизации и к информационному входу-выходу узла управления, первый и второй выходы которого подключены соответственно к информационному вкоду и к входу синхронизации регистра, вход установки в "0" которого подключен к входу начальной установки блока подключения банков памяти, выходы регистра подключены соответственно к входам режима группы узла угравления и соответственно к выходам блока подключения банков памяти.

1702383

Составитель В.Смирнов

Техред М,Моргентал Корректор С.Черни

Редактор M.Товтин

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101

Заказ 4544 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открмтиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб.; 4/5